Ⅲ-Ⅴ器件在Si晶片上的集成制造技术

在衬底上的沟槽中的多个台面结构上共形地沉积绝缘层。所述绝缘层填充所述台面结构外部的空间。在所述台面结构上沉积成核层。在所述成核层上沉积Ⅲ-Ⅴ材料层。Ⅲ-Ⅴ材料层在所述绝缘层上方横向生长。

【技术实现步骤摘要】
【国外来华专利技术】
本文中所描述的实施例涉及电子系统制造的领域，并且具体来说，涉及制造基于Ⅲ-Ⅴ材料的器件。
技术介绍
通常来说，为了在沿<100>晶体取向(“Si(100)”)对齐的硅(“Si”)衬底上集成Ⅲ-Ⅴ材料以用于具有互补型金属氧化物半导体(“CMOS”)晶体管的片上系统(“SOC”)高电压和射频(“RF”)器件，则由于Ⅲ-Ⅴ材料和硅的不同晶格性质而出现巨大的挑战。通常来说，当在硅(“Si”)衬底上生长Ⅲ-Ⅴ材料时，由于Ⅲ-Ⅴ材料与Si之间的晶格失配而产生缺陷。这些缺陷可能减少Ⅲ-Ⅴ材料中的载流子(例如，电子、空穴、或它们两者)的迁移率。当前，在Si(100)晶片上集成GaN(或任何其它Ⅲ-N材料)包含使用厚的缓冲层(>1.5um)并且以2-8°的斜切角开始斜切Si(100)晶片，以获得用于器件层的生长的足够低的缺陷密度层。通常来说，在Si(100)晶片上集成GaN(或任何其它Ⅲ-N材料)包含覆盖式外延生长过程，该过程发生在整个晶片上方而不是选择性的区域或具体图案上方。另外，当前技术并不为对彼此非常接近的GaN晶体管和SiCMOS电路两者的共同集成提供途径。附图说明图1示出了根据一个实施例的电子器件结构的截面视图。图2是根据一个实施例的在去除绝缘层和衬底的部分之后的与图1类似的视图。图3是根据一个实施例的在沟槽的底部上形成经图案化的硬掩模层之后的与图2类似的视图。<br>图4是根据一个实施例的在通过经图案化的硬掩模层对衬底进行蚀刻以形成多个台面结构之后的与图3类似的视图。图5是根据一个实施例的在位于衬底上的沟槽中的台面结构上的经图案化的硬掩模层上共形地沉积绝缘层之后的与图4类似的视图。图6是根据一个实施例的在去除顶部硬掩模上的绝缘层的部分以暴露台面结构的顶表面之后的与图5类似的视图。图7是根据一个实施例的在台面结构的顶表面上沉积成核层之后的与图6类似的视图。图8是根据一个实施例的在成核层上沉积Ⅲ-Ⅴ材料层之后的与图7类似的视图。图9是根据一个实施例的在Ⅲ-Ⅴ材料层的LEO部分上方沉积器件层之后的与图8类似的视图。图10是根据一个实施例的在位于Ⅲ-Ⅴ材料层的LEO部分上方的器件层的部分上方形成接触部以形成一个或多个基于Ⅲ-Ⅴ材料的器件之后的与图9类似的视图。图11是电子器件结构的三维视图，图2中描绘了该电子器件结构的截面部分。图12是根据一个实施例的示出在台面结构上方产生的穿透位错(treadingdislocation)的与图9类似的截面视图。图13是根据一个实施例的用于表明缺陷密度与台面结构的尺寸的依赖性的图12中所示的结构的部分的截面视图。图14是根据一个实施例的用于表明在绝缘层111上沉积Ⅲ-Ⅴ材料层的LEO部分的优点的图12中所示的结构的部分的截面视图。图15A是根据一个实施例的用于表明Ⅲ-Ⅴ材料层的横向过度生长的图14中所示的结构的部分的截面视图1500。图15B是根据一个实施例的图示硅晶片上的硅台面结构取向的示例的视图。图16是根据一个实施例的用于表明Ⅲ-Ⅴ材料层的两个接近的LEO部分的与图12类似的截面视图。图17A示出了根据一个实施例的在平面硅衬底上生长的Ⅲ-Ⅴ材料缓冲层堆叠体的截面视图。图17B示出了根据一个实施例的用于表明在与图17A中所示的结构相比具有减小的缓冲厚度的Si台面上的GaN生长的与图12类似的截面视图。图17C是图17B中所描绘的结构的部分的原子力显微镜视图。图18A是根据一个实施例的示出在平面衬底上生长的Ⅲ-Ⅴ材料堆叠体结构的顶视图。图18B是根据一个实施例的示出在台面结构上生长的Ⅲ-Ⅴ材料堆叠体结构的顶视图。图18C是根据一个实施例的示出对于使用硅台面来生长的GaN晶体管的电流与电压相比较的曲线图。图19A示出了根据一个实施例的用于表明Ⅲ-Ⅴ材料层的LEO部分的无缝融合的与图12类似的截面视图1901。图19B是通过扫描电子显微镜(“SEM”)得到的部分的顶视图。图19C是根据一个实施例的具有GaN材料的部分的结构的顶视图的原子力显微镜图像，该GaN材料横向生长在硅台面之间的绝缘层上方。图20图示了根据一个实施例的计算设备。图21A是根据一个实施例的在位于衬底上的沟槽中的台面结构上的经图案化的硬掩模层上共形地沉积绝缘层之后的与图4类似的视图。图21B是根据一个实施例的在去除硬掩模上的绝缘层之后的与图21A类似的视图。图22是根据一个实施例的在台面结构的顶表面上沉积成核层之后的与图21B类似的视图。图23是根据一个实施例的在成核层上的Ⅲ-Ⅴ材料层上沉积器件层之后的与图22类似的视图。具体实施方式在以下描述中，阐述了诸如具体材料、元件尺寸等的大量具体细节，以便提供对如本文中所描述的实施例中的一个或多个实施例的透彻理解。然而，对本领域普通技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践如本文中所描述的一个或多个实施例。在其它实例中，并没有很详细地描述半导体制造过程、技术、材料、设备等，以避免不必要地使本专利技术难以理解。尽管在附图中描述并示出了某些示例性的实施例，但应当理解，这些实施例仅仅是例示性的而不是限制性的，并且实施例并不被限制为所示出的和所描述的具体构造和布置，因为对于本领域普通技术人员来说可以发生修改。在整个说明书中对“一个实施例”、“另一个实施例”、或“实施例”的引用表示在至少一个实施例中包括结合实施例所描述的特定特征、结构或特性。因此，在整个说明书中的各处出现的诸如“一个实施例”和“实施例”之类的短语不一定全都指代相同的实施例。此外，可以在一个或多个实施例中以任何适当的方式组合特定特征、结构、或特性。此外，创造性的方面在于少于单个所公开的实施例中的所有特征。因此，在具体实施方式之后的权利要求书在此明确并入到该具体实施方式中，其中，每项权利要求代表其自身作为单独的实施例。尽管本文中已经描述了示例性的实施例，但本领域技术人员将认识到，在具有如本文中所描述的修改和变型方式的情况下可以实践这些示例性的实施例。因此，该描述将被当作是例示性的而不是限制性的。本文中描述了用于制造电子器件的方法和装置。绝缘层共形地沉积在衬底上的沟槽中的多个台面结构上。绝缘层填充台面结构外部的空间。成核层沉积在台面结构上。Ⅲ-Ⅴ材料层沉积在成核层本文档来自技高网...

【技术保护点】
一种用于制造电子器件的方法，包括：围绕衬底上的沟槽中的多个台面结构共形地沉积第一绝缘层；在所述台面结构上，沉积成核层；以及在所述成核层上，沉积Ⅲ‑Ⅴ材料层，其中，所述Ⅲ‑Ⅴ材料层在所述第一绝缘层之上横向生长。

【技术特征摘要】
【国外来华专利技术】1.一种用于制造电子器件的方法，包括：
围绕衬底上的沟槽中的多个台面结构共形地沉积第一绝缘层；
在所述台面结构上，沉积成核层；以及
在所述成核层上，沉积Ⅲ-Ⅴ材料层，其中，所述Ⅲ-Ⅴ材料层在所述第
一绝缘层之上横向生长。
2.根据权利要求1所述的方法，还包括：
在横向生长的Ⅲ-Ⅴ材料层上，沉积器件层。
3.根据权利要求1所述的方法，其中，所述Ⅲ-Ⅴ材料层包括氮化镓，
并且，所述衬底包括硅。
4.根据权利要求1所述的方法，其中，所述第一绝缘层包括氧化硅、
氮化硅、或者其组合。
5.根据权利要求1所述的方法，其中，所述成核层包括AlN。
6.根据权利要求1所述的方法，还包括：
在所述衬底上沉积第二绝缘层；
对所述第二绝缘层进行图案化；
穿过经图案化的第二绝缘层来对所述衬底进行蚀刻，以形成所述沟槽。
7.根据权利要求1所述的方法，还包括：
在所述沟槽内，沉积硬掩模层；
对所述硬掩模层进行图案化；以及
穿过经图案化的硬掩模层来对所述衬底进行蚀刻以形成所述台面结
构；以及
去除所述硬掩模层。
8.根据权利要求1所述的方法，其中，所述台面结构之间的距离由所
述III-V材料层的横向过度生长速率来确定。
9.根据权利要求1所述的方法，其中，所述第一绝缘层覆盖所述沟槽
的侧壁。
10.根据权利要求1所述的方法，其中，所述横...

【专利技术属性】
技术研发人员：S·达斯古普塔，H·W·田，S·H·宋，S·K·加德纳，M·拉多萨夫列维奇，B·舒金，R·S·周，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US