基于FPGA的多通道视频信号LVDS串行化实现装置及方法制造方法及图纸

本发明专利技术涉及一种基于FPGA的多通道视频信号LVDS串行化实现装置及方法，其中，该装置包括视频信号位编码单元、位映射单元以及高速串行单元；视频信号位编码单元用于将原始并行视频数据信号的每一位进行编码；位映射单元用于将所述原始并行视频数据位映射到串行序列；高速串行单元用于将已重定义、数据位封装的串行序列数据通过高速串行发送通道传输出去。本发明专利技术通过将原始并行视频数据信号的每一位进行编码，并将所述原始并行视频数据位映射到串行序列，以将已重定义、数据位封装的串行序列数据通过高速串行发送通道传输出去，可以适应在线可编程要求，提高视频传输带宽。

【技术实现步骤摘要】

本专利技术涉及液晶显示
，尤其涉及一种基于FPGA的多通道视频信号LVDS串行化实现装置及方法。
技术介绍
在以液晶屏为组件的显示系统中，液晶屏组件又包含OpenCell液晶面板和背光驱动板、T-CON驱动板；其中支持LVDS视频传输接口的T-CON驱动板在业界有相当大的市场占有率，根据液晶屏尺寸、分辨率大小、不同显示领域设备应用的特点，还有些T-CON驱动板支持TTL(RGB)、VByOne、eDP、MIPI等其他类视频传输接口。目前，业内的液晶显示器或液晶电视制造商通常都采用标准的ASICLCD控制器芯片，其大都包含有丰富的视频传输接口，应用于各种领域里不同尺寸、不同分辨率、不同类型传输接口的液晶屏。然而，在实施本专利技术实施例的过程中，专利技术人发现在某些特殊专业领域，例如视频拼接系统、人机交互界面HMI(HumanMachineInterface)系统、8K视频显示传输、广电视频系统、视频摄像、视频监控、机器视觉等，ASICLCD控制器芯片有其应用上的限制，例如如无法适应现场编程要求，以及达不到较高的传输速率要求等。
技术实现思路
针对现有的标准ASICLCD控制器芯片存在无法适应现场编程要求，以及达不到较高的传输速率要求等缺陷，本专利技术提出如下技术方案：一种基于FPGA的多通道视频信号LVDS串行化的实现装置，包括视频信号位编码单元、位映射单元以及高速串行单元；所述视频信号位编码单元用于将原始并行视频数据信号的每一位进行编码；所述位映射单元用于将所述原始并行视频数据位映射到串行序列，以获取串行序列数据；所述高速串行单元用于将已重定义、数据位封装的串行序列数据通过高速串行发送通道传输出去。可选地，所述视频信号位编码单元的编码形式包括按照视频数据流的颜色位深划分的6-bit、8-bit、10-bit、12-bit以及16-bit的编码形式。可选地，所述装置还包括：时钟倍频单元，用于产生将所述并行视频数据进行串行编码的过程中所需要的高速时钟。可选地，所述装置还包括：寄存器控制单元，用于将位映射控制转化为可配置的寄存器。可选地，所述原始并行视频数据信号包括视频像素、行同步信号、场同步信号以及数据使能信号。一种基于FPGA的多通道视频信号LVDS串行化的实现方法，包括：将原始并行视频数据信号的每一位进行编码；；将所述原始并行视频数据位映射到串行序列，以获取串行序列数据；将已重定义、数据位封装的串行序列数据通过高速串行发送通道传输出去。可选地，所述视频信号位编码单元的编码形式包括按照视频数据流的颜色位深划分的6-bit、8-bit、10-bit、12-bit以及16-bit的编码形式。可选地，所述方法还包括：产生将所述并行视频数据进行串行编码的过程中所需要的高速时钟。可选地，所述方法还包括：将位映射控制转化为可配置的寄存器。可选地，所述原始并行视频数据信号包括视频像素、行同步信号、场同步信号以及数据使能信号。本专利技术的基于FPGA的多通道视频信号LVDS串行化的实现装置及方法，通过将原始并行视频数据信号的每一位进行编码，并将所述原始并行视频数据位映射到串行序列，以将已重定义、数据位封装的串行序列数据通过高速串行发送通道传输出去，可以适应在线可编程要求，提高视频传输带宽。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术一个实施例的基于FPGA的多通道视频信号LVDS串行化实现装置的结构示意图；图2为本专利技术一个实施例的基于FPGA的多通道视频信号LVDS串行化实现方法的流程示意图；图3为本专利技术一个实施例的基于FPGA的多通道LVDS液晶驱动系统的结构示意图；图4为图3所示实施例的视频数据信号编码器的结构示意图；图5为图3所示实施例的串行编码后的信号序列示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。在实施本专利技术实施例的过程中，专利技术人发现FPGA具有灵活、可编程等特点，可在例如视频拼接系统、人机交互界面HMI(HumanMachineInterface)系统、8K视频显示传输、广电视频系统、视频摄像、视频监控、机器视觉等多种专业领域里被广泛应用，因此本专利技术提出一种基于FPGA的多通道视频信号LVDS串行化的实现装置及方法，在FPGA平台上实现了将视频信号编码为液晶屏专用的高速串行传输格式，可实现具有LVDS视频传输接口液晶屏的驱动。图1为本专利技术一个实施例的基于FPGA的多通道视频信号LVDS串行化实现装置的结构示意图；如图1所示，该装置包括视频信号位编码单元10、位映射单元20以及高速串行单元30；所述视频信号位编码单元10用于将原始并行视频数据信号的每一位进行编码；其中，作为上述实施例的优选，所述原始并行视频数据信号包括视频像素、行同步信号、场同步信号以及数据使能信号。具体地，该视频信号位编码单元10的输入可以是28位或35位并行的数据数据流。所述位映射单元20用于将所述原始并行视频数据位映射到串行序列，以获取串行序列数据；所述高速串行单元30用于将已重定义、数据位封装的串行序列数据通过高速串行发送通道传输出去。具体地，LVDS视频信号串行编码其特殊的地方在于其并串比为固定的7：1，即在串行通道链路上，每7个串行时钟时长传输一个有效并行数据；因此35-bit并行数据串行化编码，则需要特定的5个高速串行通道；有些视频系统的并行数据为28-bit位宽，则需要特定的4个高速串行通道。可以理解的是，上述每条串行序列上原始并行视频数据位的排序由视频信号位编码单元10、位映射单元20进行控制。本实施例的基于FPGA的多通道视频信号LVDS串行化的实现装置，通过将原始并行视频数据信号的每一位进行编码，并将所述原始并行视频数据位映射到串行序列，以将已重定义、数据位封装的串行序列数据通过高速串行发送通道传输出去，可以适应在线可编程要求，提高视频传输带宽，并可降低成本、可独立实现、可重复、可跨平台移植、可封装IP(知识产权保护)。进一步地，作为上述实施例的优选，所述视频信号位编码单元的编码形式包括按照视频数据流的颜色位深划分的6-bit、8-bit、10-bit、12-bit以及16-bit的编码形式。其中，多位深颜色的编码是兼容低位深颜色编码的，每一种颜色的编码相对序号是固定的，因此可通过动态的修改位映射方式即可实现LVDS视频信号序列的任意配置。具体来说，颜色深度就是指最多支持多少种颜色。在视频信号传输系统中，通常只传输未经压缩/编码的原始视频数据，使用RGB、YCrCb等色度空间对应编码后的像素数据，颜色位深指子像素的数字编码位深；如RGB色度空间编码后的像素数据包含子像素R、子像素G、子像素B数据，三个子像素合成一个视频传输像素，本文档来自技高网...

【技术保护点】
一种基于FPGA的多通道视频信号LVDS串行化实现装置，其特征在于，包括视频信号位编码单元、位映射单元以及高速串行单元；所述视频信号位编码单元用于将原始并行视频数据信号的每一位进行编码；所述位映射单元用于将所述原始并行视频数据位映射到串行序列，以获取串行序列数据；所述高速串行单元用于将已重定义、数据位封装的串行序列数据通过高速串行发送通道传输出去。

【技术特征摘要】
1.一种基于FPGA的多通道视频信号LVDS串行化实现装置，其特征在于，包括视频信号位编码单元、位映射单元以及高速串行单元；所述视频信号位编码单元用于将原始并行视频数据信号的每一位进行编码；所述位映射单元用于将所述原始并行视频数据位映射到串行序列，以获取串行序列数据；所述高速串行单元用于将已重定义、数据位封装的串行序列数据通过高速串行发送通道传输出去。2.根据权利要求1所述的装置，其特征在于，所述视频信号位编码单元的编码形式包括按照视频数据流的颜色位深划分的6-bit、8-bit、10-bit、12-bit以及16-bit的编码形式。3.根据权利要求1所述的装置，其特征在于，所述装置还包括：时钟倍频单元，用于产生将所述并行视频数据进行串行编码的过程中所需要的高速时钟。4.根据权利要求1所述的装置，其特征在于，所述装置还包括：寄存器控制单元，用于将位映射控制转化为可配置的寄存器。5.根据权利要求1所述的装置，其特征在于，所述...

【专利技术属性】
技术研发人员：张斌，
申请(专利权)人：德为显示科技股份有限公司，
类型：发明
国别省市：北京;11