自对准硅锗鳍式FET制造技术

本披露涉及自对准硅锗鳍式FET。一种自对准SiGe鳍式FET器件的特征在于经弛豫的具有高锗浓度的沟道区。初始地形成经弛豫的沟道以接受锗，而不是首先将锗引入该沟道然后尝试使所产生的应变膜弛豫。以此方式，可以在没有应变或损坏晶格的情况下确立锗的存在。在将锗引入到鳍晶格结构中之前，相对于多个本征硅鳍使栅极结构图案化，以确保栅极适当地对准。对准栅极结构之后，硅鳍被分段以使硅晶格弹性地弛豫。然后，将锗引入到经弛豫的硅晶格中，以产生基本上无应力并且也无缺陷的SiGe沟道。使用所描述的方法，在结构稳定的膜中得到的锗浓度可以增加到大于85％的水平。

【技术实现步骤摘要】

本披露总体上涉及用于制造高性能鳍式FET器件的阵列的技术。
技术介绍
先进的集成电路的特征经常在于应变沟道晶体管、绝缘体上硅(SOI)衬底、鳍式FET结构或其组合，以便继续按比例决定低于20nm的晶体管栅极长度。这类技术允许晶体管的沟道长度缩小同时最小化有害结果如电流泄漏和其他短沟道效应。鳍式FET是电子切换器件，其中，常规的平坦半导体沟道被从衬底表面向外延伸的半导体鳍替代。在这种器件中，控制鳍中的电流流动的栅极环绕该鳍的三侧以影响来自三个表面而不是一个表面的电流流动。用鳍式FET设计实现的改进控制带来更快的切换性能并且然后有可能用平坦晶体管减少电流泄漏。在转让给与本专利申请相同的受让人的美国专利8,759,874和美国专利申请公开US2014/0175554中进一步详细地描述了鳍式FET。应变硅晶体管已经被开发以增加穿过半导体晶格的载流子(即，电子或空穴)的迁移率。将应变结合到半导体器件的沟道中拉伸了晶体晶格，由此增加了沟道中的载流子迁移率，从而使得该器件变为更具有响应性的开关。将压缩应变引入到PFET晶体管中倾向于增加沟道中的空穴迁移率，导致了对施加到晶体管栅极的电压的变化的更快的切换响应。类似地，将拉伸应变引入到NFET晶体管中倾向于增加沟道中的电子迁移率，也导致了更快的切换响应。针对平坦器件和鳍式FET两者，存在多种方式来将拉伸应变或压缩应变引入到晶体管中。此类技术通常需要将一种或多种材料的多个外延层结合到该器件中，这些材料具有稍微不同于硅衬底的晶体晶格尺寸或几何形状。这些外延层可以由例如掺杂硅或硅锗(SiGe)制成。此类外延层可以被结合到源极区和栅极区中、被结合到被用于调制沟道中的电流流动的晶体管栅极中、或者被结合到作为鳍的一部分的沟道自身中。例如，引入应变的一种方式为用硅化合物(如硅锗)来替换来自源极区和漏极区或者来自沟道的体硅。因为Si-Ge键合比Si-Si键合更长，在SiGe晶格中存在更多的开放空间。因此，相比于穿过包含较短的Si-Si键合的晶格，穿过包含狭长的Si-Ge键合和Ge-Ge键合的晶格的电子移动得更加自由。存在具有更长键合的锗原子倾向于拉伸晶格，导致内部应变。例如，在外延晶体生长的受控过程中，其中，新的SiGe晶体层从体硅晶体的表面中生长，可以完成用SiGe原子替换硅原子同时维持下面的体硅晶体的相同的晶体结构。替代性地，通过使用各种类型的SOI衬底，可以在从器件下方的鳍中引起应变。SOI衬底的特征在于掩埋绝缘体，通常为在有源区下面的掩埋氧化物层(BOX)。已经在转让给本受让人的多个专利申请(例如，标题为“具有应变沟道的SOI鳍式FET晶体管(SOIFinFETTransistorwithStrainedChannel)”的美国专利申请号No.14/231,466)中披露了SOI鳍式FET器件，其通过引用以其整体结合于此。
技术实现思路
可以通过控制鳍的大小和元素组成来调谐在鳍式FET的沟道中的应变效应和迁移效应。针对SiGe膜而言，包含高浓度的锗(例如，在至少25％-40％的范围中)是有利的，以提供相比于较低浓度SiGe膜的增强的电子迁移率。在沟道区中的载流子迁移率确定了总体晶体管性能。因此，令人期望的是SiGe鳍式FET的鳍中的锗原子百分比浓度增加到尽可能高的水平。虽然应变硅晶格是有益的，通过使用现有方法结合锗原子来创造应变倾向于损坏晶体晶格。结果，富锗膜的晶格结构倾向于为机械上不稳定的，尤其如果其包含高数量的结构缺陷，如故障或错位。此外，这种机械上不稳定的鳍可以是关于其纵横比或高宽比在结构上受限制的。此限制是不令人期望的，因为鳍式FET的一个优点是竖直结构的鳍具有小的占用面积。通过创造经弛豫的富锗膜作为应变膜的替代方案可以避免导致这种不稳定性的错位缺陷。在此描述的自对准SiGe鳍式FET器件的特征在于经弛豫的具有高锗浓度的沟道区。初始地形成经弛豫的沟道以接受锗，而不是首先将锗引入该沟道并然后尝试使所产生的应变膜弛豫。因此，可以不用应变或损坏晶格而确立锗的存在。在此描述的CMOS鳍式FET制造方法中，在将锗引入到鳍晶格结构中之前，相对于多个本征硅鳍使栅极结构图案化，以确保栅极被适当地对准。对准栅极结构之后，硅鳍被分段以使硅晶格弹性地弛豫。然后，将锗引入到经弛豫的硅晶格中，以产生基本上无应力并且也无缺陷的SiGe沟道。因为在具有小体积的区段鳍中不能增强应力，当引入锗时简单地不显现晶格缺陷。以此方式，在结构上稳定的膜中实现的锗浓度可以增加到大于85％的水平，产生几乎纯锗膜。附图说明在附图中，完全相同的参考号标识类似的元件或操作。附图中元件的大小和相对位置不一定成比例地绘制。图1是根据在此描述的一个实施例概述了一种方法中的处理步骤序列的流程图，该方法可以被用于制造自对准的具有多个SiGe沟道的鳍式FET，这些SiGe沟道基本上没有晶体结构缺陷。图2A至图10C是完成图1中展示的方法的每个处理步骤之后的鳍式FET阵列的不同视图。图2B、图3B、图4B、图5B、图6B、图8B、图9B和图10B是鳍式FET阵列的俯视图。图2A、图3A、图4A、图5A、图6A、图8A、图9A和图10A对应于跨鳍切割的鳍式FET阵列的横截面视图。图2C、图3C、图4C、图5C、图6C、图8C、图9C和图10C对应于沿着鳍切割的鳍式FET阵列的横截面视图。图2A至图2C根据在此描述的一个实施例示出了在形成三个鳍之后的鳍式FET阵列。图3A至图3C根据在此描述的一个实施例示出了在形成环绕每个鳍的三侧的四个栅极结构之后的鳍式FET阵列。图4A至图4C根据在此描述的一个实施例示出了在将这些鳍分段以创造具有经弛豫的晶格的多个沟道区之后的鳍式FET阵列。图5A至图5C根据在此描述的一个实施例示出了在用氧化物填充这些栅极结构之间的空间之后的鳍式FET阵列。图6A至图6C根据在此描述的一个实施例示出了在将牺牲多晶硅栅极从这些栅极结构中去除之后的鳍式FET阵列。图7A是根据在此描述的一个实施例在形成包含锗的覆盖膜之后跨鳍切割的鳍式FET阵列的横截面视图。图7B是根据在此描述的一个实施例在将锗结合到鳍区段之后跨鳍切割的鳍式FET阵列的横截面视图。图8A至图8C示出了在用多个金属栅极替换这些多晶硅栅极之后的鳍式FET阵列。图9A至图9C示出了在形成包括外延延伸部的源极区和漏极区之后的鳍式FET阵列。图10A至图10C示出了在形成源极接触和漏极接触之后的鳍式FET阵列。具体实施方式在以下说明中，陈述了某些具体细节以便提供对所披露的主题的不同方面的全面理解。然而，所披露的主题可以在没有这些具体细节的情况下实施。在一些实例中，尚未具体描述包括在此披露的主题的实施例的公知结构和半导体处理方法以免模糊本披露的其它方面的描述。除非上下文另有要求，否则贯穿说明书和所附权利要求书，“包括(comprise)”一词及其多种变体(诸如，“包括(comprises)”和“包括(comprising)”)将以一种开放式的和包含性的意义来进行解释，也就是作为“包括，但不限于(including,butnotlimitedto)”。贯穿本说明书对“一个实施例”或“一种实施例”的引用意味着关本文档来自技高网...

【技术保护点】
一种方法，包括：形成多个鳍，所述多个鳍从由第一半导体材料制成的衬底的表面竖直地向外延伸；形成与所述多个鳍的三侧接触的多个栅极结构；使所述多个鳍弹性地弛豫；从所述多个栅极结构中去除多个牺牲栅极；将第二半导体材料结合到所述多个经弛豫的鳍中；在所述多个栅极结构中形成多个金属栅极；并且形成源极区和漏极区。

【技术特征摘要】
2015.06.30 US 14/755,6631.一种方法，包括：形成多个鳍，所述多个鳍从由第一半导体材料制成的衬底的表面竖直地向外延伸；形成与所述多个鳍的三侧接触的多个栅极结构；使所述多个鳍弹性地弛豫；从所述多个栅极结构中去除多个牺牲栅极；将第二半导体材料结合到所述多个经弛豫的鳍中；在所述多个栅极结构中形成多个金属栅极；并且形成源极区和漏极区。2.如权利要求1所述的方法，其中，形成所述源极区和所述漏极区需要在所述多个栅极结构外侧的所述多个鳍的多个部分上形成多个外延延伸部。3.如权利要求2所述的方法，进一步包括经由所述多个外延延伸部形成到所述源极区和所述漏极区的多个接触。4.如权利要求1所述的方法，其中，所述衬底包括掩埋氧化物层。5.如权利要求1所述的方法，其中，在所述多个鳍区段中的所述第二半导体材料的浓度超过了85％。6.如权利要求1所述的方法，其中，所述多个鳍区段基本上没有晶体结构缺陷。7.如权利要求1所述的方法，其中，所述多个牺牲栅极由多晶硅制成。8.如权利要求1所述的方法，其中，使用选择性外延、非选择性外延、氧化工艺、聚合工艺和扩散工艺中的一项或多项来完成将所述第二半导体材料结合到所述多个鳍区段中。9.如权利要求1所述的方法，其中，所述第二半导体材料包括锗、铟、磷、镓和砷中的一项或多项。10.如权利要求1所述的方法，其中，使所述多个鳍弹性地弛豫需
\t要切割所述多个鳍以形成与所述多个栅极结构对准的多个鳍区段，所述多个鳍区段由多个鳍间间隙间隔开；并且用绝缘体填充所述多个鳍间间隙。11.一种方法，包括：从硅衬底形成多个硅鳍；将多个栅极结构与所述多个硅鳍对准，每...

【专利技术属性】
技术研发人员：N·卢贝，P·莫林，
申请(专利权)人：意法半导体公司，
类型：发明
国别省市：美国;US