用于测试集成电路的方法和设备技术

本发明专利技术涉及用于测试集成电路的方法和设备。一种集成电路(IC)，具有用于存储数据的存储器，并且还具有连接到存储器用来测试存储器的操作的存储器内置自测试(MBIST)单元。测试接口提供测试数据。IC的触发器连接在一起成为至少一个串行扫描链。测试接口单元接收包括MBIST配置数据的测试数据。MBIST单元，在第一测试模式中，基于MBIST配置数据与采用扫描链的扫描测试至少部分并行地测试存储器。因此，存储器和逻辑电路能并行地被测试。

【技术实现步骤摘要】

本专利技术总体上涉及包括内部存储器的集成电路，更具体地，涉及测试集成电路的方法和电路。
技术介绍
为了确保集成电路存储器例如SRAM存储器的操作，执行存储器的测试是已知的。测试可以是内置自测试。通过执行扫描测试来测试集成电路的某些或潜在的所有元件的操作也是已知的。在扫描测试中集成电路的触发器(flip-flops)用于形成一个或多个串行扫描链，数据加载进串行扫描链中以初始化集成电路的元件到已知状态。然后，在集成电路操作一定时间后，扫描链被用来存储这些元件的状态，表示状态的数据被从扫描链卸载以用于与期望状态比较。然而，由于集成电路变得载来越大，测试也变得更加复杂和耗时。此外，越来越期望在这种集成电路的测试上执行更多控制。附图说明本专利技术，连同其目的和优点，可参考下面优选实施例及其附图的描述而更好地理解，其中：图1是示出了根据本专利技术实施例的方法的流程图；图2是根据本专利技术实施例的集成电路的示例性方框图；图3是根据本专利技术实施例的集成电路的另一个示例性方框图；以及图4是根据本专利技术实施例的保持测试结构和控制单元的示例性方框图。具体实施方式下面提出的详细说明连同附图意于作为本专利技术优选实施例的说明，而不意于表示本专利技术中可能实施的仅有形式。应该理解的是相同或等价功能可由不同实施例实施，这些实施例意于包含在本专利技术的实质和范围内。在附图中，类似的标记用于表示类似的元件。此外，术语“包括”，“包含”或任何其他变化，意于覆盖非排他内含物，这样包括一系列元件或步骤的模块，电路，装置元件，结构和方法步骤不仅仅包括这些元件但是可包括没有明显列出的或对这些模块、电路、装置元件或步骤固有的其他元件或步骤。在没有更多约束的情况下，通过“包括：一个......”引入的元件或步骤，并不排除包括该元件或步骤的额外的相同元件或步骤的存在。在一个实施例中，本专利技术提供一种集成电路，用于可配置地测试集成电路的存储器和至少部分并行地测试集成电路的其他元件。存储器的测试的配置通过测试接口来提供，从而允许在存储器的测试上控制。此外，可以减少集成电路的测试时间。在其他实施例中，本专利技术提供了测试具有存储器的集成电路的方法，该方法包括通过测试接口接收表示存储器测试的配置的测试数据，其中存储器至少部分与扫描测试并行的被测试，扫描测试是采用由串联连接的触发器形成的一个或多扫描链执行的。接收的测试数据可以表示存储器测试的结果。测试数据可以表示测试通过、测试失败和诊断数据中的一个或多个。参见图1，示出了根据本专利技术实施例的测试集成电路的方法100的流程图。集成电路可以是片上系统(Soc)。集成电路包括存储器，例如SRAM，用于可操作地存储数据。集成电路可以如下面参照图2所描述的。应当认识到集成电路可包括多于一个存储器。测试可以做为生产测试执行来测试集成电路的操作以便检测生产缺陷。方法100包括进入110第一测试模式的步骤，在第一测试模式中集成电路的存储器被测试。存储器可被测试以检测生产缺陷。存储器至少部分并行地，即同时地与用于测试集成电路的元件的集成电路的一个或多个扫描链被测试。第一测试模式也可称作scan_MBIST(扫描_存储器内置自测试)模式，但是应认识到这仅仅是例举的。在第一测试模式中，存储器内置自测试(MBIST)单元和测试接口单元被从通过串联连接的触发器形成在集成电路内的一个或多个扫描链排除。在步骤120，表示在第一模式中要执行的集成电路的测试的配置的测试数据在集成电路处被接收。测试数据包括第一部分和第二部分，其中第一部分配置存储器测试，而第二部分包括用于配置在第一测试模式中要执行的扫描测试的扫描控制数据。配置存储器测试的测试数据可称作MBIST配置数据并且用于配置MBIST单元。MBIST配置数据可包括限定或选择一个或多个用于存储器测试的算法以及存储器测试的持续时间的数据。例如，持续时间可限定存储器被测试以在其内保持数据的一段时间。MBIST配置数据可包括表示MBIST操作的数据，例如一个或多个MBIST调用，mbist选择，MBIST数据背景，MBIST重置，或掉电。应当认识到的是也可以在配置数据中限定其他MBIST操作。测试数据在集成电路的测试接口单元处被接收。测试数据可从与测试接口单元通信耦接的其他计算装置例如用于测试集成电路的装置接收。测试接口单元可以符合定义用于通常称作JTAG端口的测试访问端口和边界扫描结构的标准的IEEE标准1149.1。步骤120可包括测试数据从测试接口单元转移到集成电路的MBIST单元，这样存储器测试可以在MBIST单元的控制下独立地执行。在步骤130，第一测试模式在集成电路的测试前被初始化。初始化被执行以便初始化MBIST单元和一个或多个扫描链的状态。然而初始化不重置在步骤120中接收的测试配置数据，也就是说，这种数据会在初始化期间保持。在某些实施例中，集成电路的重置结构被划分，从而允许执行MBIST单元和集成电路的包括一个或多个扫描链的部分的独立重置。也就是说，集成电路的MBIST单元可独立于一个或多个扫描链被重置和初始化。在步骤140，执行集成电路的测试。执行测试可包括步骤130的重置状态退出并且启用(enable)存储器测试的起始信号。步骤140中的测试至少部分并行地执行存储器的测试和采用一个或多个扫描链的扫描测试。即，使用一个或多个扫描链来测试集成电路的元件，而大体同时地测试集成电路的一个或多个存储器。在一个实施例中，存储器测试可包括保持测试。保持测试可包括根据预定模式在存储器中存储数据，模式可以是棋盘模式，但是应当认识到也可使用其他模式。存储在存储器中的数据可通过MBIST单元确定并且可以是5555或AAAA，但是应当认识到也可以考虑其他数据。数据存储在存储器中并且然后在一定时间周期后从存储器读取。在某些实施例中，时间周期可由经由测试接口接收的限定了存储器测试的持续时间的数据限定。时间周期可限定存储器保持测试的保持时间。在时间周期后从存储器读取的数据与初始存储在存储器中的数据做一致性检查以确定保持测试的结果。扫描测试包括给一个或多个扫描链加载数据。数据被串行加载进每个扫描链的输入。数据可以是被配置为检测预定故障的数据，例如固定故障(stuck-atfault)(其中节点固定在一电压电平)或跳变故障(transitionfault)(其中一节点处的逻辑跳变无法达到另一个节点例如触发器或集成电路时钟周期内的输出)。扫描链内的数据然后提供给集成电路的其他元件，例如集成电路的组合逻辑，用作输入。在集成电路的操作一段时间后，一个或多个扫描链存储集成电路的元件的状态。存储在一个或多个扫描链内的状态信息然后从每个扫描链的输出串行地读出并且用于确定集成电路的校正操作。在本专利技术的实施例中，存储器测试和扫描测试至少部分同时地执行，这减少了集成电路的测试操作的时间。在步骤150中，确定存储器测试和扫描测试是否已经完成。应当认识到一个测试可以在另一个之前完成。例如，取决于具体的保持测试时间，保持测试可以比扫描测试花费更长时间。因此在步骤150中，确定两个测试是否已经全部完成。如果没有，方法转回到步骤140。换句话说，方法在步骤150等待直到两个测试已经完成。一旦完成，方法移动到本文档来自技高网...

【技术保护点】
一种集成电路，包括：用于存储数据的存储器；耦接到存储器用于测试存储器的操作的存储器内置自测试(MBIST)单元；用于传输测试数据的测试接口；以及连接在一起成为至少一个串行扫描链的多个触发器；其中所述测试接口单元被配置为接收包括MBIST配置数据的测试数据，并且其中所述MBIST单元被配置为，在第一模式中，基于所述MBIST配置数据与采用所述至少一个扫描链的扫描测试至少部分并行地执行所述存储器的测试。

【技术特征摘要】
1.一种集成电路，包括：用于存储数据的存储器；耦接到存储器用于测试存储器的操作的存储器内置自测试(MBIST)单元；用于传输测试数据的测试接口；以及连接在一起成为至少一个串行扫描链的多个触发器；其中所述测试接口单元被配置为接收包括MBIST配置数据的测试数据，并且其中所述MBIST单元被配置为，在第一模式中，基于所述MBIST配置数据与采用所述至少一个扫描链的扫描测试至少部分并行地执行所述存储器的测试。2.根据权利要求1的集成电路，其中所述MBIST单元包括多个触发器，其被配置为，在第二模式中，形成至少一个串行扫描链。3.根据权利要求1的集成电路，其中所述测试接口单元包括多个触发器，其被配置为，在第二模式中，形成至少一个串行扫描链。4.根据权利要求1的集成电路，其中所述测试接口单元从所述MBIST单元接收表示所述存储器的所述测试的结果的测试结果数据。5.根据权利要求1的集成电路，进一步包括：用于独立地重置所述MBIST单元的MBIST重置输入；以及基于所述MBIST配置数据产生表示存储器保持测试的持续时间的信号的保持测试控制单元。6.一种测试集成电路的操作的方法，该方法包括：在集成电路的测试接口单元接收包括存储器内置自测试(MBIS...

【专利技术属性】
技术研发人员：桑伟伟，张旺根，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：美国;US