一种多相位时钟输出的装置制造方法及图纸

本发明专利技术公开了一种多相位时钟输出的装置该装置包括：鉴频鉴相器，用于比较输入信号和反馈信号的频率差值和相位差值；根据频率差值和相位差值产生脉冲控制信号；电荷泵，用于根据脉冲控制信号产生电流信号；环路滤波器，用于根据电流信号调节控制电压；压控振荡器，用于产生第一n路输出信号；并根据控制电压调节第一n路输出信号的频率；多相位信号产生模块，用于接收压控振荡器产生的第一n路输出信号；并在电路启动时对第一n路输出信号中的第一路输出信号进行计数；当计数值满足预定阈值时，按序依次输出第二n路输出信号。

【技术实现步骤摘要】

本专利技术涉及电子
，尤其涉及一种多相位时钟输出的装置。
技术介绍
锁相环(Phase-LockedLoop，简称PLL)技术在通信、电子等众多领域得到了极为广泛的应用。在应用过程中，大部分都需要锁相环能够产生多路时钟输出，以便于满足一个系统能够达到使用不同相位、不同频率的时钟输出的需求。这些时钟都是通过锁相环中的压控振荡器(Voltage-ControlledOscillator，简称VCO)经过分频后产生的。然而，在PLL刚上电期间，VCO由于自身作为一个自激振荡器，当外部有噪声时，容易缓慢产生振荡波形。开始时，VCO的多个输出的相位关系并不是稳定的线性关系，由于自激振荡的缘故更加会导致输出混乱，如果这时输出电路中的分频器已经开始工作，输出时钟的相位关系就会发生错乱，如图1中所示，图1中VCO的输出时钟vco_ph1、vco_ph2、vco_ph3……等输出时钟信号相位关系并不稳定，经过分频器分频后直接输出结果则是错乱的。在传统方法中，是将PLL稳定后，再开始控制VCO的输出开始分频，如此操作将会导致锁相环的功耗的增大，制作成本高而且实现繁琐。
技术实现思路
为了解决上述问题，本专利技术提供一种多相位时钟输出的装置，在上电初期VCO的输出不稳定时，VCO输出电路中的分频器将会暂时停止工作，禁止输出电路中的信号输出。而是将VCO产生的多路输出信号中的一路信号作为反馈信号反馈到鉴频鉴相器中，并通过VCO中的输出计数器对该路输出信号进行计数，当计数达到预设值时，对多路输出信号进行相应的处理后按顺序送出，同时开启输出电路的分频器开始工作，从而保证分频后输出信号的相位正确。与传统方法相比较，本专利技术具有结构简单、低功耗、低成本和容易实现等特点。第一方面，本专利技术提供了一种多相位时钟输出的装置，所述装置包括：鉴频鉴相器，用于比较输入信号和反馈信号的频率差值和相位差值；根据频率差值和相位差值产生脉冲控制信号；电荷泵，用于根据脉冲控制信号产生电流信号；环路滤波器，用于根据电流信号调节控制电压；压控振荡器VCO，用于产生第一n路输出信号，并根据所述控制电压调节第一n路输出信号的频率；其中，第一n路输出信号中的第一路输出信号还用于作为反馈信号，n为自然数；多相位信号产生模块，用于接收压控振荡器产生的第一n路输出信号；并在电路启动时对第一n路输出信号中的第一路输出信号进行计数；当计数值满足预定阈值时，按序依次输出第二n路输出信号。优选的，多相位信号产生模块包括：计数器和锁存器；计数器，用于对第一路输出信号进行计数；当计数值满足预定阈值时，输出第一控制信号启动第一锁存器；第一锁存器，用于输出第一复位信号，以便按序依次输出第二n路输出信号。进一步优选的，多相位信号产生模块包括：锁存器组、逻辑门电路组和第一逻辑门电路；锁存器组包括n-1个锁存器；逻辑门电路组包括n-1个逻辑门电路；第k个逻辑门电路的第一输入端接收VCO的第k+1个输出信号；第二输入端连接至第k个锁存器的输出端；第k个锁存器的时钟输入端为和第k+1个输出信号相差第一相位数值的第i个输出信号；第k个锁存器的锁存控制端和第k-1个锁存器的输出端相连，第1个锁存器的锁存控制端接收所述第一锁存器输出的第一复位信号，其中i和k均为自然数，且i≤n-1，k≤n-1；第一逻辑门电路的第一输入端接收VCO的第1个输出信号并且经配置输出该输出信号。优选的，多相位信号产生模块还包括：第一分频器和第一多路选择器；第一分频器用于接收第二n路输出信号，并对第二n路输出信号进行分频，输出第三n路输出信号；第一多路选择器用于选择第二n路输出信号或者第三n路输出信号进行输出。进一步优选的，该装置还包括多路选择器组；多路选择器组包括h个多路选择器；多路选择器组中的h个多路选择器分别用于在第二n路输出信号或者第三n路输出信号中选择一路输出信号进行输出，其中h为自然数。本专利技术提供的一种多相位时钟输出的装置，首先通过对压控振荡器产生的多路输出信号中的一路输出信号进行计数，当满足预定阈值时，对多路输出信号进行相应处理后，按顺序将多路输出信号送出。同时开启输出电路的分频器开始工作，从而保证分频后输出信号的相位正确。与传统方法相比较，本专利技术具有结构简单、低功耗、低成本和容易实现等特点。附图说明图1为现有技术提供的当锁相环上电初期，VCO产生的多相位时钟电路直接经过分频器分频后输出的时钟脉冲示意图；图2为本专利技术实施例提供的一种多相位时钟输出的装置结构示意图；图3为多相位信号产生模块的结构示意图；图4为多相位时钟输出的部分时序图；图5为多相位时钟输出的部分仿真结果示意图。具体实施方式下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。图2本专利技术实施例提供的一种多相位时钟输出的装置结构示意图。如图2所示，该装置包括：鉴频鉴相器201、电荷泵202、环路滤波器203、压控振荡器204和多相位信号产生模块205。鉴频鉴相器201用于比较输入信号和反馈信号的频率差值和相位差值，并根据频率差值和相位差值产生一个脉冲控制信号；电荷泵202则根据该脉冲控制信号产生电流信号，其中，产生的电流信号可以包括充电电流和放电电流；环路滤波器203输出控制电压，并且根据充电电流来升高控制电压，根据放电电流降低控制电压。压控振荡器204用于产生第一n路输出信号，并且根据环路滤波器输出的控制电压调节第一n路输出信号的频率。具体的，在控制电压升高时，压控振荡器204提高第一n路输出信号的频率；相应的，当控制电压降低时，降低第一n路输出信号频率，以便于第一n路输出信号的频率达到根据实际需要所设定的值。其中，第一n路输出信号中的第一路输出信号还用于作为上述介绍的反馈信号，n为自然数(在本实施例中，n＝8)。多相位信号产生模块205接收压控振荡器产生的第一n路输出信号，并在电路启动时对第一n路输出信号中的第一路输出信号进行计数，当计数值满足预定阈值时，则按顺序依次输出第二n路输出信号。进一步的，如图3所示，图3为多相位信号产生模块的结构示意图，多相位信号产生模块205包括计数器和第一锁存器；锁存器组、逻辑门电路组和第一逻辑门电路。计数器与第一锁存器相连，计数器用于对第一路输出信号进行计数；当计数值满足预定阈值时，输出第一控制信号启动第一锁存器；第一锁存器，输出第一复位信号，以便按序依次输出第二n路输出信号。具体的，第一锁存器连接锁存器组中的第一个锁存器。该锁存器组中包括了n-1(本实施例中为7)个锁存器，逻辑门电路组同样包括n-1(本实施例中为7)个逻辑门电路。其中，第k个逻辑门电路的第一输入端接收VCO的第k+1个输出信号；第二输入端连接至第k个锁存器的输出端；第k个锁存器的时钟输入端为和第k+1个输出信号相差第一相位数值(该第一相位数值根据具体情况而定，例如本实施例中，n＝8，所以第一相位数值可以为180°、225°、270°或者315°等，在本实施例中以225°为例)的第i个输出信号；第k个锁存器的锁存控制端和第k-1个锁存器的输出端相连，其中i和k均为自然数，且i≤n-1，k≤n-1。而第一逻辑门电路的第一输入端接收VCO的第1个输出信号并且经配置输出该输出信号。另外，多相位信本文档来自技高网...

【技术保护点】
一种多相位时钟输出的装置，其特征在于，所述装置包括：鉴频鉴相器，用于比较输入信号和反馈信号的频率差值和相位差值；根据所述频率差值和相位差值产生脉冲控制信号；电荷泵，用于根据所述脉冲控制信号产生电流信号；环路滤波器，用于根据所述电流信号调节控制电压；压控振荡器VCO，用于产生第一n路输出信号；并根据所述控制电压调节所述第一n路输出信号的频率；其中，所述第一n路输出信号中的第一路输出信号还用于作为所述反馈信号，n为自然数；多相位信号产生模块，用于接收所述压控振荡器产生的所述第一n路输出信号；并在电路启动时对所述第一n路输出信号中的第一路输出信号进行计数；当所述计数值满足预定阈值时，按序依次输出第二n路输出信号。

【技术特征摘要】
1.一种多相位时钟输出的装置，其特征在于，所述装置包括：鉴频鉴相器，用于比较输入信号和反馈信号的频率差值和相位差值；根据所述频率差值和相位差值产生脉冲控制信号；电荷泵，用于根据所述脉冲控制信号产生电流信号；环路滤波器，用于根据所述电流信号调节控制电压；压控振荡器VCO，用于产生第一n路输出信号；并根据所述控制电压调节所述第一n路输出信号的频率；其中，所述第一n路输出信号中的第一路输出信号还用于作为所述反馈信号，n为自然数；多相位信号产生模块，用于接收所述压控振荡器产生的所述第一n路输出信号；并在电路启动时对所述第一n路输出信号中的第一路输出信号进行计数；当所述计数值满足预定阈值时，按序依次输出第二n路输出信号。2.根据权利要求1所述的装置，其特征在于，所述多相位信号产生模块包括：计数器和第一锁存器；所述计数器，用于对所述第一路输出信号进行计数；当所述计数值满足预定阈值时，输出第一控制信号启动所述第一锁存器；所述第一锁存器，用于输出第一复位信号，以便按序依次输出所述第二n路输出信号。3.根据权利要求2所述的装置，其特征在于，多相位信号产生模块包括：锁存器组、逻辑门电路组和第一逻辑门电路；所述锁...

【专利技术属性】
技术研发人员：苏志刚，王象，刘明，
申请(专利权)人：京微雅格北京科技有限公司，
类型：发明
国别省市：北京;11