一种半导体器件及其制作方法和电子装置制造方法及图纸

本发明专利技术涉及一种半导体器件及其制作方法和电子装置，提供具有PMOS区域和NMOS区域的半导体衬底，PMOS区域包括第一虚拟栅极，NMOS区域包括第二虚拟栅极，在半导体衬底上还形成有环绕第一和第二虚拟栅极并露出第一和第二虚拟栅极顶面的层间介电层；去除第一虚拟栅极以形成沟槽；在沟槽中和层间介电层上沉积形成功函数金属层；执行平坦化工艺；在半导体衬底上形成具有拉伸应力的硬掩膜层；执行退火工艺，以使功函数金属层记忆部分或者全部硬掩膜层的拉伸应力。该方法减少了PMOS区域中功函数金属层的损伤，同时没有影响器件性能和结构，进而避免了在晶片边缘的SWL失效的问题，最终提高了器件的良品率。

【技术实现步骤摘要】

本专利技术涉及半导体领域，具体地，本专利技术涉及一种半导体器件及其制作方法和电子装置。
技术介绍
随着微电子技术的迅速发展，微电子技术的核心--互补金属氧化物半导体(CMOS)技术已经成为现代电子产品的支撑技术。在半导体制造工艺中，可以使用各种材料作为互补金属氧化物半导体器件的栅电极和栅极电介质，传统的互补金属氧化物半导体器件通常由氮氧化硅(SiON)作为栅极介质层，采用掺杂的多晶硅作为栅电极材料。但是，随着集成电路制造工艺的不断进步，芯片集成度的不断提高，技术节点的降低，在尺寸改变的趋势中，先进的互补金属氧化物半导体器件越来越多的采用金属栅极材料代替传统的多晶硅材料，高k电介质代替氧化层材料，即采用高k电介质/金属栅极(HK/MG)结构代替栅氧化层/虚拟多晶硅栅极结构，以避免由虚拟多晶硅栅极引起的多晶硅耗尽效应、掺杂硼原子扩散和较高的栅极漏电等问题。目前常见的高k电介质/金属栅极的制造方法包括栅极在后(gate-last)工艺，其中，去除虚拟多晶硅栅极是栅极在后工艺中的关键步骤。分步去除NMOS虚拟多晶硅栅极和PMOS虚拟多晶硅栅极有利于功函数金属层的形成。在制作具有高k电介质/金属栅极结构的互补金属氧化物半导体器件的工艺中，刻蚀去除虚拟栅极是后续形成高k电介质/金属栅极结构的关键步骤。在分步刻蚀去除NMOS区域和PMOS区域的虚拟栅极的工艺过程中，由于先在POMS区域中形成的铜金属层暴露在器件的外部，接着在后续刻蚀去除NMOS区域的虚拟栅极时，刻蚀工艺会导致PMOS区域中高k电介质/金属栅极结构中的铜金属层的化学损伤，通过工艺参数失效解析(PFA)在PMOS高k电介质/金属栅极结构中发现金属空洞(void)，最终，导致在芯片的边缘产生大量的单字线(SWL，singlewordline)失效。因此，目前急需一种制作具有高k电介质/金属栅极的半导体器件结构的方法，以解决在刻蚀去除NMOS区域中的虚拟栅极时，对PMOS区域中的高k电介质/金属栅极结构的损伤。
技术实现思路
在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。本专利技术为了克服目前存在问题，提供一种半导体器件的制作方法，包括：提供具有PMOS区域和NMOS区域的半导体衬底，所述PMOS区域包括第一虚拟栅极，所述NMOS区域包括第二虚拟栅极，其中，在所述半导体衬底上还形成有环绕所述第一和第二虚拟栅极并露出所述第一和第二虚拟栅极顶面的层间介电层；去除所述第一虚拟栅极以形成沟槽；在所述沟槽中和所述层间介电层上沉积形成功函数金属层，所述功函数金属层填满所述沟槽；执行平坦化工艺，直至露出所述层间介电层；在所述半导体衬底上形成具有拉伸应力的硬掩膜层；执行退火工艺，以使所述功函数金属层记忆部分或者全部所述硬掩膜层的拉伸应力。示例性地，还包括在执行所述退火工艺之后采用光刻工艺和刻蚀工艺去除所述NMOS区域中所述第二虚拟栅极的步骤。示例性地，在刻蚀去除所述第二虚拟栅极的同时刻蚀去除所述硬掩膜层。示例性地，所述硬掩膜层的材料包括TiN。示例性地，所述功函数金属层具有压缩应力。示例性地，所述功函数金属层的压缩应力和厚度决定所述硬掩膜层的拉伸应力特性。示例性地，所述功函数金属层的材料包括铜。本专利技术还提供一种采用上述方法制造的半导体器件。本专利技术还提供一种电子装置，所述电子装置包括所述半导体器件。本专利技术的半导体器件的制造方法减少了所述PMOS区域中功函数金属层的损伤，同时没有影响器件性能和结构，进而避免了在晶片边缘的SWL失效的问题，最终提高了器件的良品率。本专利技术半导体器件，采用前述方法制造，具有高良品率等优点。本专利技术的电子装置，使用了上述的半导体器件，因而同样具有上述优点。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的装置及原理。在附图中，图1为采用栅极在后工艺制造具有高k电介质/金属栅极的半导体器件的工艺流程图；图2A-2D为根据本专利技术一个实施方式制造具有高k电介质/金属栅极的半导体器件的相关步骤所获得的器件的结构示意图；图3为根据本专利技术一个实施方式制造具有高k电介质/金属栅极的半导体器件的工艺流程图；具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。在此使用的术语的目的仅在于描述具体实施例并且不作为本专利技术的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。这里参考作为本专利技术的理想实施例(和中间结构)的示意图的横截面图来描述专利技术的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本专利技术的实施例不应当本文档来自技高网...

【技术保护点】
一种半导体器件的制作方法，包括：提供具有PMOS区域和NMOS区域的半导体衬底，所述PMOS区域包括第一虚拟栅极，所述NMOS区域包括第二虚拟栅极，其中，在所述半导体衬底上还形成有环绕所述第一和第二虚拟栅极并露出所述第一和第二虚拟栅极顶面的层间介电层；去除所述第一虚拟栅极以形成沟槽；在所述沟槽中和所述层间介电层上沉积形成功函数金属层，所述功函数金属层填满所述沟槽；执行平坦化工艺，直至露出所述层间介电层；在所述半导体衬底上形成具有拉伸应力的硬掩膜层；执行退火工艺，以使所述功函数金属层记忆部分或者全部所述硬掩膜层的拉伸应力。

【技术特征摘要】
1.一种半导体器件的制作方法，包括：提供具有PMOS区域和NMOS区域的半导体衬底，所述PMOS区域包括第一虚拟栅极，所述NMOS区域包括第二虚拟栅极，其中，在所述半导体衬底上还形成有环绕所述第一和第二虚拟栅极并露出所述第一和第二虚拟栅极顶面的层间介电层；去除所述第一虚拟栅极以形成沟槽；在所述沟槽中和所述层间介电层上沉积形成功函数金属层，所述功函数金属层填满所述沟槽；执行平坦化工艺，直至露出所述层间介电层；在所述半导体衬底上形成具有拉伸应力的硬掩膜层；执行退火工艺，以使所述功函数金属层记忆部分或者全部所述硬掩膜层的拉伸应力。2.如权利要求1所述的方法，其特征在于，还包括在执行所述退火工艺之...

【专利技术属性】
技术研发人员：张城龙，纪世良，张海洋，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31