纳米线半导体器件结构及制造方法技术

一种纳米线包括源极区域、漏极区域和沟道区域。源极区域被修改为减少源极区域内的少数载流子的寿命。在一个实施例中，可以通过注入非晶掺杂物或减少寿命的掺杂物来执行修改。可选地，源极可以利用不同的材料或工艺条件外延生长以减少源极区域内的少数载流子的寿命。本发明专利技术还提供了纳米线半导体器件结构及制造方法。

【技术实现步骤摘要】

本专利技术一般地涉及半导体
，更具体地，涉及半导体器件及其制造方法。
技术介绍
晶体管是现代集成电路的关键部件。为了满足增加更快开关速度的需求，晶体管的驱动电流需要越来越高。同时，晶体管的栅极长度持续缩小。缩小的栅极长度导致已知为“短沟道效应”的不期望效应，这会危害栅极对电流的控制。其中，短沟道效应是漏极导致的势垒降低(DIBL)和亚阈值斜率的劣化，这两者均会导致晶体管性能的劣化。多栅极晶体管架构的使用可以通过提高栅极对沟道的静电控制来帮助缓解短沟道效应。由此开发了鳍式场效应晶体管(FinFET)。为了进一步增加栅极对沟道的控制以及降低短沟道效应，还开发了具有全环栅结构的晶体管，其中各个晶体管还被称为全环栅晶体管。在全环栅晶体管中，栅极电介质和栅电极完全包围沟道区域。该结构实现栅极对沟道的良好控制并降低了短沟道效应。
技术实现思路
为了解决现有技术中所存在的缺陷，根据本专利技术的一方面，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成纳米线，所述纳米线包括源极、漏极以及位于所述源极和所述漏极之间的沟道；覆盖所述漏极的一部分；以及在覆盖所述漏极的一部分之后，在所述源极中注入减少第一少数载流子寿命的掺杂物。根据本专利技术的另一方面，提供了一种制造半导体器件的方法，所述方法包括：在纳米线内形成源极区域、漏极区域和沟道区域；以及修改所述源极区域以减少所述源极区域内的少数载流子寿命。根据本专利技术的又一方面，提供了一种半导体器件，包括：纳米线，具有源极区域、漏极区域以及位于所述源极区域和所述漏极区域之间的沟道区域；以及第一掺杂物，位于所述源极区域内，其中，所述第一掺杂物是减少少数载流子寿命的掺杂物并且在所述源极区域和所述漏极区域中具有不同的浓度。附图说明当结合附图进行阅读时，根据以下详细的描述来更好地理解本专利技术的各个方面。注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了讨论的清楚，可以任意地增加或减小各个部件的尺寸。图1A和图1B示出了根据一些实施例的纳米线的形成。图2A和图2B示出了根据一些实施例的全环栅晶体管的形成。图3示出了根据一些实施例的将非晶掺杂物注入到源极中。图4示出了根据一些实施例的源极的退火。图5示出了根据一些实施例的将限制寿命的掺杂物注入到源极中。图6示出了根据一些实施例的注入的偏移量。图7示出了根据一些实施例的注入具有偏移量的第二掺杂物。图8示出了根据一些实施例的以第一角度注入掺杂物。图9A和图9B示出了根据一些实例的垂直全环栅。图10A和图10B示出了根据一些实施例的退火。图11A和图11B示出了根据一些实施例的垂直全环栅的形成。图12A和图12B示出了根据一些实施例的第二掺杂物的注入。图13A和图13B示出了根据一些实施例的第三源极区域的再生长。图14A和图14B示出了根据一些实施例的与衬底相邻的第三源极区域的生长。图15A和图15B示出了根据一些实施例的具有与衬底相邻的第三源极区域的VGAA晶体管。图16A和图16B示出了根据一些实施例的减少纳米线中的少数载流子寿命的测试数据。具体实施方式以下公开内容提供了许多不同的用于实施本专利技术的不同特征的实施例或实例。以下描述部件或配置的具体实例以简化本专利技术。当然，这些仅仅是实例而不用于限制。例如，在以下的描述中，在第二部件上方或之上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件之间形成附件部件使得第一部件和第二部分没有直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字母。这些重复是为了简化和清楚，其本身并不表示所讨论的各个实施例和/或结构之间的关系。此外，为了易于描述，可以使用空间相对术语(诸如“在…下方”、“之下”、“下部”、“上方”、“上部”等)以描述图中所示的一个元件或部件与另一个元件或部件的关系。除图中所示的定向之外，空间相对术语还包括使用或操作中设备的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对描述符可因此进行类似的解释。现在参照图1A和图1B(图1B是图1A的直角视图)，示出了工艺内的中间结构以形成水平纳米线有源器件200(图1A和图1B中未示出但以下参照图2进行了说明和讨论)。在一个实施例中，通过最初设置衬底101(诸如半导体衬底)来形成水平纳米线有源器件200，其中该衬底例如可以是硅衬底、硅锗衬底、锗衬底、III-V族材料金属或者例如利用高带间隧穿(BTBT)由其他半导体材料形成的衬底。衬底101可以掺杂有p型或n型杂质。在一些实施例中，衬底101是块状衬底。可选地，衬底101可以是绝缘体上半导体(SOI)衬底。例如，通过各向异性蚀刻形成沟槽103。在一些实施例中，沟槽103可以具有大约8nm和大约40nm之间的第一深度D1(图1B)、大约8nn和大约40nm之间的第一宽度W1以及大约10nm和大约几百纳米之间的第一长度L1(由于进一步的处理，所以在图1B中没有完全示出，而是用虚线示出)。应该理解，通过描述引用的值仅仅是实例，并且可以变为不同的值。接下来，使用外延步骤在沟槽103内生长第一外延层105。第一外延层105的形成可以包括毯式外延，使得在衬底101的露出表面上生长第一外延层105。第一外延层105最初包括位于沟槽103内的部分和位于沟槽103外的部分。然后执行化学机械抛光(CMP)以去除第一外延层105位于沟槽103外的部分，同时保留第一外延层105位于沟槽103内的部分。因此，第一外延层105的剩余部分的顶部边缘与衬底101的顶面平齐。外延可以是共形的，使得第一外延层105的侧壁部分(位于沟槽103的侧壁上)以及第一外延层105的底部部分具有基本相同的厚度，诸如大约4nm和大约20nm之间。第一外延层105可以由第一半导体材料形成。在一些实施例中，第一外延层105包括SixGe1-x，其中，x大于0且小于1，并且例如可以在大约0.7和0.9之间。在可选实施例中，第一外延层105是掺有具有第一掺杂浓度的杂质的半导体层。例如，第一外延层105可以是掺有砷、磷、硼、镓、铟、锑、氧、氮或它们的组合的硅层。第一掺杂浓度例如可以在大约1×1015/cm3和大约4×1018/cm3之间。接下来，使用外延步骤形成第二外延层(在图1A和图1B中未示出但使用标示为107的虚线示出)，接下来进行CMP。所得到的第二外延层107填满了沟槽103的整个剩余部分(没有被第一外延层105填充)，第一外延层105和第二外延层107的顶面与衬底101的顶面平齐。在一个实施例中，第二外延层107由第二材料形成，第二材料不同于第一外延层105的第一半导体材料，第二材料与第一材料具有足够大的差异使得在后续步骤中可以选择性地蚀刻第二外延层107而保留第一外延层105。第二外延层107可以是半导体层。在一些实施例中，例如，当第一外延层105包括SixGe1-x时，第二外延层107可以包括SiYGe1-Y，其中值Y大于0且小于1，并且不同于值X。例如，值Y可以在大约0.4和0.9之间。在可选实施例中，其中第一外延层105是掺杂有具有第一掺杂浓度的杂质的半导体层，第二外延层1本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，所述方法包括：在衬底上方形成纳米线，所述纳米线包括源极、漏极以及位于所述源极和所述漏极之间的沟道；覆盖所述漏极的一部分；以及在覆盖所述漏极的一部分之后，在所述源极中注入减少第一少数载流子寿命的掺杂物。

【技术特征摘要】
2015.06.30 US 14/755,0831.一种制造半导体器件的方法，所述方法包括：在衬底上方形成纳米线，所述纳米线包括源极、漏极以及位于所述源极和所述漏极之间的沟道；覆盖所述漏极的一部分；以及在覆盖所述漏极的一部分之后，在所述源极中注入减少第一少数载流子寿命的掺杂物。2.根据权利要求1所述的方法，其中，注入减少所述第一少数载流子寿命的掺杂物还包括在所述源极中注入非晶掺杂物。3.根据权利要求2所述的方法，还包括：对所述源极进行退火以将所述源极再结晶为多晶材料。4.根据权利要求1所述的方法，其中，注入减少所述第一少数载流子寿命的掺杂物以非垂直角度注入减少所述第一少数载流子寿命的掺杂物。5.根据权利要求1所述的方法，其中，减少...

【专利技术属性】
技术研发人员：戈本·多恩伯斯，马克·范·达尔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71