用于将命令提供到数据块的命令路径、设备及方法技术

本发明专利技术涉及用于将命令提供到数据块的命令路径、设备及方法。在实例性命令路径中，命令接收器经配置以接收命令，且命令缓冲器耦合到所述命令接收器且经配置以接收所述命令并提供经缓冲命令。命令块耦合到所述命令缓冲器以接收所述经缓冲命令。所述命令块经配置以响应于时钟信号而提供所述经缓冲命令且进一步经配置以将延迟添加到所述经缓冲命令，所述延迟至少部分地基于移位计数。命令树耦合到所述命令块以接收所述经缓冲命令且经配置以将所述经缓冲命令分配给数据块。

【技术实现步骤摘要】
分案申请的相关信息本案是分案申请。该分案的母案是申请日为2012年3月5日、申请号为201280016714.0、专利技术名称为“用于将命令提供到数据块的命令路径、设备及方法”的专利技术专利申请案。
本专利技术的实施例大体来说涉及半导体存储器，且更特定来说，在一个或一个以上所描述的实施例中，涉及对用于在高速存储器时钟系统中执行存储器命令的内部时钟及命令信号进行定时。
技术介绍
在半导体存储器中，存储器的适当操作是基于各种内部命令及时钟信号的正确时序。举例来说，在从存储器读取数据时，可需要与内部读取命令信号实质上同时地提供对用以提供(例如，输出)读取数据的数据块电路进行时控的内部时钟信号以适当使得所述数据块电路能够输出所述读取数据。如果内部读取命令信号的时序并不使得数据块电路在内部时钟信号对数据块电路进行时控以在预期时间输出读取数据时启用，那么可无意中忽略所述读取命令或由存储器提供的读取数据可能不正确(即，与另一读取命令相关联的数据)。此外，如已知，“等待时间”可经编程而通常以时钟周期tCK的数目设定在存储器接收到读取命令与由所述存储器输出数据之间的时间。所述等待时间可由存储器的用户编程以适应不同频率(即，不同时钟周期)的时钟信号。可需要用于适当操作的内部时钟信号及命令的正确时序的命令的其它实例包含(举例来说)写入命令及裸片上终止启用命令。使经正确定时的内部时钟及命令信号的产生复杂化的是存储器时钟信号的相对高频率。举例来说，存储器时钟信号可超过1GHz。进一步使此事情复杂化的是多数据速率存储器可以高于存储器时钟信号的速率(其可表示可执行命令的速率)提供及接收数据。因此，可需要交叉命令及时钟信号的时域以便维持适当时序。多数据速率存储器的实例是以时钟频率的速率的两倍的速率输出读取数据(例如与存储器时钟信号的时钟边沿同步地输出数据)的存储器。对内部命令及时钟信号进行定时的实例性常规方法是将时钟路径及命令路径两者建模为具有相同传播延迟。然而，此可要求延迟及/或计数器电路连续运行。因此，功率消耗可高于期望。另外，各种内部时钟及命令路径的传播延迟可通常由于功率、电压及温度条件而变化。针对具有相对长传播延迟或额外延迟电路的时钟及命令路径，由于操作条件所致的变化可在使得存储器不适当操作的程度内不利地影响内部信号的时序。
技术实现思路
本申请涉及一种用于将命令提供到数据块的方法，所述方法包括：接收命令；使所述命令传播穿过命令路径；确定等待时间值与所述命令路径的命令路径延迟之间的差；使所述命令到数据块的输出延迟至少部分地基于所述差的延迟；及响应于时钟信号而确定到输出块的所述命令。附图说明图1是根据本专利技术的实施例的时钟及命令路径的简化框图。图2是在图1的时钟及命令路径的操作期间的各种信号的时序图。图3是根据本专利技术的实施例的时序校准块的简化框图。图4是根据本专利技术的实施例的用于延迟锁定回路的反馈路径的简化框图。图5是在图3的时序校准块的操作期间的各种信号的时序图。图6是根据本专利技术的实施例的时序调整块的简化框图。图7是根据本专利技术的实施例的移位调整块的简化框图。图8是根据本专利技术的实施例的时钟及ODT命令路径的简化框图。图9是根据本专利技术的实施例的包含时钟及命令路径的存储器的简化框图。具体实施方式下文阐述某些细节以提供对本专利技术的实施例的充分理解。然而，所属领域的技术人员将明了，可在无这些特定细节的情况下实践本专利技术的实施例。此外，本文中所描述的本专利技术的特定实施例以实例方式提供且不应用于将本专利技术的范围限制于这些特定实施例。在其它例子中，尚未详细地展示众所周知的电路、控制信号、时序协议及软件操作以便避免不必要地使本专利技术模糊不清。图1图解说明根据本专利技术的实施例的时钟路径100及命令路径150。时钟路径100可经配置以将至少部分地基于输入时钟信号CLK(举例来说，系统时钟)的时序的经分配时钟信号DLL2DQOUT提供到各种电路。DLL2DQOUT信号可用于在操作期间对各种电路进行时控。时钟路径100包含时钟接收器110，时钟接收器110经配置以接收时钟信号CLK并将输出时钟信号CLKOUT提供到时钟缓冲器114。时钟接收器110可在将所得CLKOUT信号提供到时钟缓冲器114之前将CLK信号的信号电平驱动到全时钟信号电压。时钟缓冲器114可经配置以缓冲CLKOUT信号并将输出时钟信号CLK2DLL提供到延迟锁定回路(DLL)118。时钟缓冲器114还可经配置以将输出时钟信号CLK2DEC及CLK2ALSH提供到命令路径150。如下文将更详细解释，可在命令路径150的操作期间使用CLK2DEC及CLK2ALSH信号。由时钟缓冲器114提供的CLK2DLL、CLK2DEC及CLK2ALSH信号可至少部分地基于来自时钟接收器110的CLKOUT信号。DLL118将输出时钟信号DLL2TREE提供到DLL树电路122，DLL树电路122经配置以将DLL2TREE信号作为经分配时钟信号DLL2DQOUT而分配(举例来说)给数据块170的多个数据输入/输出电路174。DLL2DQOUT信号可用于对数据输入/输出电路174进行时控以输入及输出数据DQ，例如从存储器阵列检索(例如，读取数据)到数据接收器/发射器178的数据。可将数据电路路径延迟定义为包含由于DLL树电路122以及数据输入/输出电路174及数据接收器/发射器178所致的传播延迟中的至少一些延迟。在一些实施例中，数据电路174经配置而以DLL2DQOUT信号的频率的两倍(即，CLK信号的频率的两倍)的频率提供及接收数据。如已知，电子电路具有可在所述电路接收及提供信号时导致信号延迟的固有传播延迟。举例来说，在CLK信号传播穿过时钟路径100以由DLL树122输出时，DLL2DQOUT信号的相位可不同于所述CLK信号。此在电路的传播延迟足够显著以导致错误或不利影响存储器性能的情况下(举例来说，在需要对应于CLK信号(例如，与其一致)而输出DQ的情况下)是成问题的。然而，DLL118可经配置以输出具有相对于CLK信号(作为CLK2DLL信号从时钟缓冲器114接收)的延迟的DLL2TREE信号，使得DLL2DQOUT对数据电路174进行时控的时序导致由数据接收器/发射器178接收或提供的DQ与CLK信号实质上同相。命令路径150可经配置以从输入将命令CMD(举例来说，读取命令)提供到各种电路以供在操作期间使用。命令路径150具有命令路径延迟。也就是说，如已知，命令路径150花费有限时间来将命令从输入传播到使用所述命令的电路。提供到各种电路的信号可用于(举例来说)实现电路的操作。图1的命令路径150包含经配置以接收CMD并将输出命令信号CMDOUT提供到命令锁存器及解码器158的命令接收器154。命令锁存器及解码器158响应于来自时钟路径100的时钟缓冲器114的CLK2DEC信号而锁存、解码及输出CMDOUT信号。也就是说，命令锁存器及解码器158响应于CLK2DEC信号而将经解码的命令信号CMD2ALSH输出到加性等待时间(AL)移位器162。AL移位器162经配置以响应于来自时钟路径100的时钟缓冲器114的CLK2ALSH信号而使穿过其的CMD2ALSH信号移位。所述移位添加CLK信号的时本文档来自技高网...

【技术保护点】
一种用于将命令提供到数据块的方法，所述方法包括：接收命令；使所述命令传播穿过命令路径；确定等待时间值与所述命令路径的命令路径延迟之间的差；使所述命令到数据块的输出延迟至少部分地基于所述差的延迟；及响应于时钟信号而确定到输出块的所述命令。

【技术特征摘要】
2011.03.29 US 13/074,9721.一种用于将命令提供到数据块的方法，所述方法包括：接收命令；使所述命令传播穿过命令路径；确定等待时间值与所述命令路径的命令路径延迟之间的差；使所述命令到数据块的输出延迟至少部分地基于所述差的延迟；及响应于时钟信号而确定到输出块的所述命令。2.根据权利要求1所述的方法，其中确定等待时间值与所述命令路径的命令路径延迟之间的差包括：对所述命令路径的路径延迟进行建模；计算移位计数，所述移位计数至少部分地基于所述经建模路径延迟且指示所述等待时间值与所述经建模路径延迟之间的所述差。3.根据权利要求2所述的方法，其中计算移位计数包括至少部分地基于穿过所述经建模路径延迟而延迟的时钟周期的数目而计算所述移位计数。4.根据权利要求2所述的方法，其中对路径延迟进行建模包括：对穿过模型延迟路径的所述路径延迟进行建模，包含表示穿过数据块及命令路径的传播延...

【专利技术属性】
技术研发人员：文卡特拉哈万·布林艾维贾亚拉加万，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：美国;US