半导体器件的形成方法技术

一种半导体器件的形成方法，包括：提供基底以及位于基底表面的层间介质层，所述层间介质层内形成有暴露出基底表面的凹槽，凹槽包括沿鳍部延伸方向排列的第一区域、第二区域和第三区域；在凹槽的第一区域和第三区域形成非晶硅层，暴露出第二区域的第一功函数层表面；对第二区域的第一功函数层进行掺杂处理，将第二区域的第一功函数层转化为第二功函数层；去除所述第一区域的非晶硅层；对第三区域的非晶硅层进行退火处理，将第三区域的第一功函数层转化为第三功函数层；在所二功函数层表面、第三功函数层表面以及第一功函数层表面形成金属栅极。本发明专利技术同一金属栅极下方具有功函数值不同的三种功函数层，有效的改善形成的半导体器件的电学性能。

【技术实现步骤摘要】

本专利技术涉及半导体制作
，特别涉及一种半导体器件的形成方法。
技术介绍
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinchoff)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。尽管鳍式场效应管的应用在一定程度上能够改善器件的电学性能，然而半导体器件的电学性能仍有待提高。
技术实现思路
本专利技术解决的问题是提供一种半导体器件的形成方法，在同一栅极结构中提供功函数值不同的三种功函数层，满足半导体器件的电学性能要求。为解决上述问题，本专利技术提供一种半导体器件的形成方法，包括：提供基底，所述基底包括衬底、位于衬底表面的鳍部、位于衬底表面且覆盖鳍部部分侧壁表面的隔离层，所述隔离层顶部低于鳍部顶部，所述基底表面形成有层间介质层，且所述层间介质层内形成有凹槽，所述凹槽底部表面形成有栅介质层以及位于栅介质层表面的第一功函数层，其中，所述凹槽包括沿鳍部延伸方向依次排列的第一区域、第二区域和第三区域；在所述凹槽的第一区域和第三区域形成非晶硅层，所述非晶硅层暴露出第二区域的第一功函数层表面；以所述非晶硅层为掩膜，对所述第二区域的第一功函数层进行掺杂处理，将所述第二区域的第一功函数层转化为第二功函数层；去除所述第一区域的非晶硅层；对所述第三区域的非晶硅层进行退火处理，将第三区域的第一功函数层转化为第三功函数层；去除所述第三区域的非晶硅层；在所述第二功函数层表面、第三功函数层表面以及第一区域的第一功函数层表面形成金属栅极。可选的，所述第一功函数层、第二功函数层和第三功函数层分别具有不同的功函数值。可选的，形成所述非晶硅层的工艺步骤包括：形成覆盖于所述凹槽底部和侧壁、以及层间介质层表面的非晶硅膜；回刻蚀所述非晶硅膜，刻蚀去除层间介质层表面以及第二区域的非晶硅膜，形成所述非晶硅层。可选的，采用干法刻蚀工艺进行所述回刻蚀，干法刻蚀工艺的工艺参数为：HBr流量为50sccm至500sccm，NF3流量为0sccm至50sccm，O2流量为0sccm至50sccm，He流量为0sccm至200sccm，Ar流量为0sccm至500sccm，腔室压强为2毫托至100毫托，提供源功率200瓦至1000瓦，提供偏置功率0瓦至200瓦。可选的，在沿所述鳍部延伸方向上，所述非晶硅层的宽度尺寸为5纳米至20纳米。可选的，所述第一功函数层的材料为氮化钛。可选的，所述掺杂处理的掺杂离子为氮离子。可选的，所述掺杂处理的工艺为离子注入，其中，离子注入工艺中氮离子注入剂量为1E15atom/cm2至1E17atom/cm2。可选的，所述退火处理采用微波退火工艺，温度为200℃～500℃，微波频率为1GHz～10GHz，功率为1kW～10kW，时间为10s～600。可选的，所述退火处理采用快速热退火工艺，温度为100℃～1000℃，时间为1s～600s。可选的，所述退火处理在NH3、N2O或NO氛围下进行。可选的，形成所述层间介质层、凹槽、栅介质层以及第一功函数层的步骤包括：在所述基底表面形成横跨鳍部的栅介质层、位于栅介质层表面的第一功函数层、以及位于第一功函数层表面的伪栅，所述伪栅覆盖鳍部的顶部和侧壁；在所述基底表面形成层间介质层，所述层间介质层覆盖于伪栅侧壁表面，且所述层间介质层顶部与伪栅顶部齐平；去除所述伪栅形成凹槽。可选的，形成所述层间介质层、凹槽、栅介质层以及第一功函数层的步骤包括：在所述基底表面形成横跨鳍部的伪栅，所述伪栅覆盖鳍部的顶部和侧壁；在所述基底表面形成层间介质层，所述层间介质层覆盖于伪栅侧壁表面，且所述层间介质层顶部与伪栅顶部齐平；去除所述伪栅形成凹槽；在所述凹槽底部表面和侧壁表面依次形成栅介质层、位于栅介质层表面的第一功函数层。可选的，在去除所述伪栅之前，还包括步骤：在所述伪栅一侧的基底内形成源掺杂区；在所述伪栅另一侧的基底内形成漏掺杂区，其中第一区域紧邻源掺杂区，第三区域紧邻漏掺杂区。可选的，所述栅介质层的材料为氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述金属栅极的材料为铜、铝、钨、钛、钽或金。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术提供的半导体器件的形成方法的技术方案中，去除伪栅形成凹槽，所述凹槽内壁表面形成有栅介质层以及位于栅介质层表面的第一功函数层，且所述凹槽包括沿鳍部延伸方向的第一区域、第二区域和第三区域；在凹槽的第一区域和第三区域形成非晶硅层，且所述非晶硅层暴露出第二区域的第一功函数层表面；对所述第二区域的第一功函数层进行掺杂处理，将第二区域的第一功函数层转化为第二功函数层；去除第一区域的非晶硅层；对第三区域的非晶硅层进行退火处理，将第三区域的第一功函数层转化为第三功函数层；去除第三区域的非晶硅层；在第二功函数层表面、第三功函数层表面以及第一区域的第一功函数层表面形成金属栅极。本专利技术在同一金属栅极下方具有功函数值各不相同的第一功函数层、第二功函数层以及第三功函数层，因此不同区域的金属栅极对下方的鳍部(即沟道区域)具有不同的控制能力，增强所述栅极结构对半导体器件沟道区域的控制能力，从而使得半导体器件的电学性能得到提高，例如，提高半导体器件的驱动电流，改善源漏穿通漏电流问题，改善热载流子效应。进一步，本专利技术形成非晶硅层的工艺步骤包括：形成覆盖于所述凹槽底部和侧壁、以及层间介质层表面的非晶硅膜；回刻蚀所述非晶硅膜，刻蚀去除层间介质层表面以及第二区域的非晶硅膜，形成所述非晶硅层。本专利技术形成非晶硅层的工艺过程中避免了光刻工艺，从而避免了光刻工艺带来的不良影响，使得工艺成本低，且形成的非晶硅层的宽度尺寸不受光刻工艺极限的影响，避免光刻工艺偏差而造成非晶硅层的位置出现偏差，进一步改善半导体器件的电学性能。附图说明图1至图12为本专利技术一实施例提供的半导体器件形成过程的结构示意图；图13至图20为本专利技术另一实施例提供的半导体器件形成过程的结构示意图。具体实施方式由
技术介绍
可知，现有技术形成的半导体器件的电学性能仍有待提高。经研究发现，为了进一步改善半导体器件的性能，一种异质栅场效应管(HMGFET：Hetero-MaterialGateFieldEffectTransistor)被提出，在异质栅场效应管的同一栅极结构中，两种或者三种具有不同功函数值的功本文档来自技高网...

【技术保护点】
一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底包括衬底、位于衬底表面的鳍部、位于衬底表面且覆盖鳍部部分侧壁表面的隔离层，所述隔离层顶部低于鳍部顶部，所述基底表面形成有层间介质层，且所述层间介质层内形成有凹槽，所述凹槽底部表面形成有栅介质层以及位于栅介质层表面的第一功函数层，其中，所述凹槽包括沿鳍部延伸方向依次排列的第一区域、第二区域和第三区域；在所述凹槽的第一区域和第三区域形成非晶硅层，所述非晶硅层暴露出第二区域的第一功函数层表面；以所述非晶硅层为掩膜，对所述第二区域的第一功函数层进行掺杂处理，将所述第二区域的第一功函数层转化为第二功函数层；去除所述第一区域的非晶硅层；对所述第三区域的非晶硅层进行退火处理，将第三区域的第一功函数层转化为第三功函数层；去除所述第三区域的非晶硅层；在所述第二功函数层表面、第三功函数层表面以及第一区域的第一功函数层表面形成金属栅极。

【技术特征摘要】
1.一种半导体器件的形成方法，其特征在于，包括：提供基底，所述基底包括衬底、位于衬底表面的鳍部、位于衬底表面且覆盖鳍部部分侧壁表面的隔离层，所述隔离层顶部低于鳍部顶部，所述基底表面形成有层间介质层，且所述层间介质层内形成有凹槽，所述凹槽底部表面形成有栅介质层以及位于栅介质层表面的第一功函数层，其中，所述凹槽包括沿鳍部延伸方向依次排列的第一区域、第二区域和第三区域；在所述凹槽的第一区域和第三区域形成非晶硅层，所述非晶硅层暴露出第二区域的第一功函数层表面；以所述非晶硅层为掩膜，对所述第二区域的第一功函数层进行掺杂处理，将所述第二区域的第一功函数层转化为第二功函数层；去除所述第一区域的非晶硅层；对所述第三区域的非晶硅层进行退火处理，将第三区域的第一功函数层转化为第三功函数层；去除所述第三区域的非晶硅层；在所述第二功函数层表面、第三功函数层表面以及第一区域的第一功函数层表面形成金属栅极。2.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一功函数层、第二功函数层和第三功函数层分别具有不同的功函数值。3.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述非晶硅层的工艺步骤包括：形成覆盖于所述凹槽底部和侧壁、以及层间介质层表面的非晶硅膜；回刻蚀所述非晶硅膜，刻蚀去除层间介质层表面以及第二区域的非晶硅膜，形成所述非晶硅层。4.根据权利要求3所述的半导体器件的形成方法，其特征在于，采用干法刻蚀工艺进行所述回刻蚀，干法刻蚀工艺的工艺参数为：HBr流量为50sccm至500sccm，NF3流量为0sccm至50sccm，O2流量为0sccm至50sccm，He流量为0sccm至200sccm，Ar流量为0sccm至500sccm，腔室压强为2毫托至100毫托，提供源功率200瓦至1000瓦，提供偏置功率0瓦至200
\t瓦。5.根据权利要求1所述的半导体器件的形成方法，其特征在于，在沿所述鳍部延伸方向上，所述非晶硅层的宽度尺寸为5纳米至20纳米。6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一功函数层的材料为氮化钛。7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掺杂处理的掺杂离子为...

【专利技术属性】
技术研发人员：张海洋，洪中山，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31