用于集成电路的EOS保护制造技术

本发明专利技术涉及一种EOS保护，尤其涉及一种用于集成电路的EOS保护；在一些实施例中，半导体器件中的保险丝结构使用一个金属保险丝元件，连接到堆栈通孔熔断器上，堆栈通孔熔断器连接到薄膜电阻元件。在用于EOS保护的集成电路中可以引入保险丝结构。在其他实施例中，集成EOS/ESD保护电路包括一个限流电阻器，与ESD保护电路集成在一起。在一些实施例中，限流电阻器形成在N‑阱中，构成ESD保护电路的集电极。

【技术实现步骤摘要】

本专利技术涉及一种EOS保护，尤其涉及一种用于集成电路的EOS保护。
技术介绍
设计带有保护电路的半导体器件或半导体集成电路，可以避免经常发生在集成电路的输入/输出引脚或电源引脚处不必要的过电压或过电流状况，对集成电路造成永久的伤害。半导体器件经历的过电压或过电流状况包括电过载(EOS)或静电放电(ESD)事件。电过载是指当半导体器件在其数据手册中标明的绝对最大额定电功率以上工作时的状态。当半导体器件的电流或电压超过器件的规定极限时，热致损伤可能对器件造成永久的伤害。当半导体器件工作很长时间，例如从几毫秒到几秒时，会发生EOS状况。通常来说，EOS状况与在很长的时间段(例如大于1ms)发生的适度高压(例如低于100V)和大峰值电流(例如高于10A)有关。静电放电(ESD)是相关电压过载状况，可以发生在半导体器件空闲或工作时。在半导体器件的输入/输出引脚或电源引脚处，来自另一个本体的静电放电，可能对器件造成永久的伤害。ESD状况通常持续时间很短，例如小于1毫秒，其持续时间在纳秒范围。通常来说，ESD状况与在极其短的时间内(例如小于1μs)极其高的电压(例如高于500V)和适度峰值电流(例如1A至10A)有关。因此，需要设计带有保护电路的集成电路，以避免发生在输入/输出/电源引脚处的EOS和ESD状况伤及内部电路，造成永久的伤害。确切地说，当人工/机器处理或集成电路焊接在电路板上时，会造成引脚至引脚短路，集成电路引脚必须避免这种引脚至引脚短路引起的EOS状况。由于在制备和后续的温度循环时，焊料漏电，可能发生集成电路上的引脚至引脚短路。例如，在直流-直流转换集成电路中，高压电源引脚可能短接至邻近的低压引脚，导致损害直流-直流转换器的输入-输出电路的EOS状况，因此需要EOS保护，包括在I/O引脚处可以提供ESD保护电路。由于ESD状况持续时间短，因此常常不会设计ESD保护电路，处理EOS状况下延长的高电流漂移。EOS状况的大电流和长时间，经常导致集成电路过热，造成集成电路的成型复合物着火或冒烟。在直流-直流转换器中电源引脚短路的情况下，EOS状况会损坏低压I/O引脚，而不是高压电源引脚，其原因在于高压电源引脚设计带有高压保护电路。避免EOS状况的传统技术包括使用保险丝与要保护的引脚串联。在EOS状况时，保险丝打开，从而终止EOS状况，避免发生起火或冒烟。然而，保险丝不能与携带大电流的输入-输出引脚串联，这是因为即使没有发生EOS状况，输入-输出引脚处正常的大电流水平也可能造成保险丝打开。另外，保险丝应能承受ESD脉冲，而不会被ESD脉冲打开，使得ESD保护电路可以对电路起保护作用。EOS保护的其他传统技术包括对低压电源引脚使用高压保护电路。然而，高压保护电路的尺寸较大，当低压电源引脚使用高压保护电路时，会增大集成电路的尺寸。图1A表示在一些示例中，用于半导体集成电路输入-输出(I/O)引脚的EOS/ESD保护电路。集成电路(InternalCircuit)的I/O引脚连接到集成电路半导体衬底上的I/O垫(Pad)1。I/O垫1可以以保险丝(Fuse)6与I/O垫串联的形式，连接到EOS保护电路(ESOprotectioncircuit)。由pn结二极管D1和D2构成的ESD保护电路(ESDprotectioncircuit)，制备在保险丝6的另一端。确切地说，保险丝6连接到二极管D1和D2的公共节点5上，公共节点5串联在正电源电压Vdd(节点2)和接地端(节点4)之间。Pn结二极管D1和D2用于将公共节点5处检测到的ESD尖峰分流至电源电压Vdd或接地端。在某些情况下，电源电压钳位电路(supplyvoltageclampcircuit)也可用于保护电源电压引脚。在本例中，稳压二极管D3在反向偏置结构下，耦合在电源电压Vdd和接地端之间，以保护电源电压Vdd超过指定电压值。这样一来，保险丝6就可以避免EOS状况。然而，由于I/O引脚正常的大工作电流在没有发生EOS状况时也可能打开保险丝6，因此使用了保险丝的EOS保护电路不能用于大电流I/O引脚。图1B表示在一些示例中，半导体集成电路输入-输出(I/O)引脚的EOS/ESD保护电路。在图1B所示的示例中，限流电阻器(currentlimitingresistor)8用作EOS保护电路，与I/O垫1串联。因此，EOS保护电路可以与大电流I/O引脚一起使用。然而，限流电阻器尺寸很大，会消耗很大的硅空间。
技术实现思路
本专利技术提供了一种保险丝结构，形成在半导体器件中，与半导体器件的输入-输出垫串联，利用含有N个金属层的制备工艺制备半导体器件，最下面的金属层为第一个金属层，最上面的金属层为第N个金属层，该保险丝结构包括：一个薄膜电阻组件，形成在一半导体本体上，并与本体绝缘，薄膜电阻组件具有第一端和第二端，第二端电连接到半导体器件的电路上；使用第一个金属层到第(N-2)个金属层中的一个或多个金属层制备的一个或多个金属垫，形成在第一金属层中的第一个金属垫通过接头连接到薄膜电阻组件的第一端，每个金属垫都利用通孔连接到一个邻近的金属垫，通孔和所述一个或多个金属垫在垂直方向上堆栈在接头以及薄膜电阻组件第一端的上方，用于制备所述一个或多个金属垫的材料的熔点远低于薄膜电阻组件的熔点；一个金属保险丝组件，其第一端通过通孔，连接到输入-输出垫，第二端通过通孔，连接到形成在第(N-2)个金属层中的金属垫，利用最上面的金属层制备输入-输出垫，利用第(N-1)个金属层制备金属保险丝组件；其中，通孔、所述一个或多个金属垫以及接头构成保险丝结构的熔断器，保险丝结构通过在发生电过载情况时断开熔断器，来保护半导体器件的输入-输出垫不受电过载影响。优选的，如上述的保险丝结构，发生电过载情况时，薄膜电阻组件上的电压降使薄膜电阻组件升温，薄膜电阻组件产生的热量使通孔以及所述一个或多个金属垫也升温，导致至少一个金属垫因热融化，从而断开熔断器。优选的，如上述的保险丝结构，由于薄膜电阻组件产生的热，金属保险丝组件也会升温，导致在电过载情况时金属保险丝组件融化。优选的，如上述的保险丝结构，制备薄膜电阻组件的材料，其熔点远高于用于制备熔断器的所述一个或多个金属垫材料的熔点。优选的，如上述的保险丝结构，制备接头和通孔的材料，其熔点远高于用于制备熔断器的所述一个或多个金属垫材料的熔点。优选的，如上述的保险丝结构，薄膜电阻组件由多晶硅电阻组件构成，所述一个或多个金属垫由铝金属垫构成，通孔由钨通孔构成。优选的，如上述的保险丝结构，半导体器件包括三个金属层、利用最上面的或第三个金属层制成输入-输出垫、利用第二个金属层制成金属保险丝组件、以及由形成在最下面或第一个金属层中的金属垫构成所述一个或多个金属垫。优选的，如上述的保险丝结构，薄膜电阻组件、所述一个或多个金属垫以及金属保险丝组件构成一个单独的保险丝通路，该保险丝结构还包括多个并联的保险丝通路，每个保险丝通路都含有薄膜电阻组件、所述一个或多个金属垫以及金属保险丝组件。优选的，如上述的保险丝结构，薄膜电阻组件的第二端电连接到半导体器件的静电放电电路。优选的，如上述的保险丝结构，金属保险丝组件包括第(N-1)个金属层的延长段。优选本文档来自技高网...

【技术保护点】
一种保险丝结构，其特征在于，形成在半导体器件中，与半导体器件的输入‑输出垫串联，利用含有N个金属层的制备工艺制备半导体器件，最下面的金属层为第一个金属层，最上面的金属层为第N个金属层，该保险丝结构包括：一个薄膜电阻元件，形成在一半导体本体上，并与本体绝缘，薄膜电阻元件具有第一端和第二端，第二端电连接到半导体器件的电路上；使用第一个金属层到第(N‑2)个金属层中的一个或多个金属层制备的一个或多个金属垫，形成在第一金属层中的第一个金属垫通过接头连接到薄膜电阻元件的第一端，每个金属垫都利用通孔连接到一个邻近的金属垫，通孔和所述一个或多个金属垫在垂直方向上堆栈在接头以及薄膜电阻元件第一端的上方，用于制备所述一个或多个金属垫的材料的熔点远低于薄膜电阻元件的熔点；一个金属保险丝元件，其第一端通过通孔，连接到输入‑输出垫，第二端通过通孔，连接到形成在第(N‑2)个金属层中的金属垫，利用最上面的金属层制备输入‑输出垫，利用第(N‑1)个金属层制备金属保险丝元件；其中，通孔、所述一个或多个金属垫以及接头构成保险丝结构的熔断器，保险丝结构通过在发生电过载情况时断开熔断器，来保护半导体器件的输入‑输出垫不受电过载影响。...

【技术特征摘要】
2015.06.23 US 14/747,7871.一种保险丝结构，其特征在于，形成在半导体器件中，与半导体器件的输入-输出垫串联，利用含有N个金属层的制备工艺制备半导体器件，最下面的金属层为第一个金属层，最上面的金属层为第N个金属层，该保险丝结构包括：一个薄膜电阻元件，形成在一半导体本体上，并与本体绝缘，薄膜电阻元件具有第一端和第二端，第二端电连接到半导体器件的电路上；使用第一个金属层到第(N-2)个金属层中的一个或多个金属层制备的一个或多个金属垫，形成在第一金属层中的第一个金属垫通过接头连接到薄膜电阻元件的第一端，每个金属垫都利用通孔连接到一个邻近的金属垫，通孔和所述一个或多个金属垫在垂直方向上堆栈在接头以及薄膜电阻元件第一端的上方，用于制备所述一个或多个金属垫的材料的熔点远低于薄膜电阻元件的熔点；一个金属保险丝元件，其第一端通过通孔，连接到输入-输出垫，第二端通过通孔，连接到形成在第(N-2)个金属层中的金属垫，利用最上面的金属层制备输入-输出垫，利用第(N-1)个金属层制备金属保险丝元件；其中，通孔、所述一个或多个金属垫以及接头构成保险丝结构的熔断器，保险丝结构通过在发生电过载情况时断开熔断器，来保护半导体器件的输入-输出垫不受电过载影响。2.如权利要求1所述的保险丝结构，其特征在于，发生电过载情况时，薄膜电阻元件上的电压降使薄膜电阻元件升温，薄膜电阻元件产生的热量使通孔以及所述一个或多个金属垫也升温，导致至少一个金属垫因热融化，从而断开熔断器。3.如权利要求2所述的保险丝结构，其特征在于，由于薄膜电阻元件产生的热，金属保险丝元件也会升温，导致在电过载情况时金属保险丝元件融化。4.如权利要求1所述的保险丝结构，其特征在于，制备薄膜电阻元件的材料，其熔点远高于用于制备熔断器的所述一个或多个金属垫材料的熔点。5.如权利要求1所述的保险丝结构，其特征在于，制备接头和通孔的材料，其熔点远高于用于制备熔断器的所述一个或多个金属垫材料的熔点。6.如权利要求1所述的保险丝结构，其特征在于，薄膜电阻元件由多晶硅电阻元件构成，所述一个或多个金属垫由铝金属垫构成，通孔由钨通孔构成。7.如权利要求1所述的保险丝结构，其特征在于，半导体器件包括三个金属层、利用最上面的或第三个金属层制成输入-输出垫、利用第二个金属层制成金属保险丝元件、以及由形成在最下面或第一个金属层中的金属垫构成所述一个或多个金属垫。8.如权利要求1所述的保险丝结构，其特征在于，薄膜电阻元件、所述一个或多个金属垫以及金属保险丝元件构成一个单独的保险丝通路，该保险丝结构还包括多个并联的保险丝通路，每个保险丝通路都含有薄膜电阻元件、所述一个或多个金属垫以及金属保险丝元件。9.如权利要求1所述的保险丝结构，其特征在于，薄膜电阻元件的第二端电连接到半导体器件的静电放电电路。10.如权利要求1所述的保险丝结构，其特征在于，金属保险丝元件包括第(N-1)个金属层的延长段。11.如权利要求1所述的保险丝结构，其特征在于，半导体本体包括一个半...

【专利技术属性】
技术研发人员：雪克·玛力卡勒强斯瓦密，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：美国;US