过程层点对点SV发送方法和系统技术方案

本发明专利技术属于电力工程的继电保护自动化领域，具体涉及过程层点对点SV发送方法和系统。系统包括CPU、FPGA和PHY以太网控制器，CPU通过数据总线和FPGA相连接，所述CPU与FPGA同步；FPGA设计实现多个MAC模块通过对应接口与PHY以太网收发器相连；CPU将采集到的模拟量数据封装成SV报文；SV报文中包括对应的预发送时间戳；FPGA读取SV报文，读取SV报文内容和对应的预发送时间，待系统时间与预发送时间吻合，控制向PHY发送SV报文。通过对SV报文添加预发送时间戳，提高了点对点SV发送的均匀性。

【技术实现步骤摘要】

本专利技术属于电力工程的继电保护自动化领域，具体涉及过程层点对点SV发送方法和系统。
技术介绍
过程层用来完成电力运行实时的电气量测量、运行设备的状态参数检测、操作控制、执行与驱动，包括模拟量、开关量采集与执行。国家电网的最新规范里提出了对35kV及以下保护装置增加多合一装置类型，要求多合一装置支持过程层SV输出和GOOSE开入开出。SV报文是智能变电站中广泛使用的一种以太网报文。传统的以太网存在着网络延时、网络阻塞等各种不稳定因素，为了提高智能变电站线路保护系统的可靠性，保护装置之间采用点对点连接。当前多合一装置多采用专用的MAC层以太网芯片，实现以太网点对点报文收发功能。装置硬件架构一般采用微处理器作为逻辑处理单元控制来太网口的数据收发以及内部逻辑的处理。微处理器对数据处理的速度是满足要求的，但受其自身指令执行周期不确定性的影响，时序控制的离散性较差，周期内SV发送具有较大的离散性，同组SV多路发送的一致性也较差，不能满足相关规范要求；增加多个点对点网口，也使得核心主板的硬件架构变得臃肿不堪，不利于硬件开发。所以，在实现点对点报文SV报文发送的同时，如何提高SV报文收发的一致性和均匀性变得尤为迫切和重要，对新一代智能变电站的建设有着重要的意义。
技术实现思路
本专利技术提出过程层点对点SV发送方法和系统，用以解决目前过程层点对点SV报文发送的均匀性和一致性不高的问题。为解决上述技术问题，本专利技术提出一种过程层点对点SV发送方法，步骤如下：1)对于采集到的模拟量数据，加入预发送时间戳；2)待系统时间与所述预发送时间戳中的预发送时间吻合，控制发送SV报文。本专利技术还提出一种过程层点对点SV发送方法，步骤如下：1)对于采集到的模拟量数据，封装成SV报文；SV报文中包括对应的预发送时间戳；2)读取SV报文，读取SV报文内容和对应的预发送时间；3)待系统时间和预发送时间吻合，控制发送SV报文。本专利技术还提出一种过程层点对点SV发送系统，系统包括CPU、FPGA和PHY以太网控制器，CPU通过数据总线和FPGA相连接，CPU与FPGA同步；CPU将采集到的模拟量数据封装成SV报文，SV报文中包括对应的预发送时间戳；FPGA读取SV报文，读取SV报文内容和对应的预发送时间，待系统时间与预发送时间吻合，控制向PHY发送SV报文。进一步地，上述FPGA设计实现多个MAC模块通过对应接口与PHY以太网收发器相连。进一步地，上述FPGA设计实现DMA控制器和MAC控制器，DMA控制器与MAC控制器相连接，MAC控制器控制所述MAC模块。进一步地，上述数据总线为PCIE。进一步地，上述CPU为MPC8377。进一步地，上述FPGA为XC6SLX45T。进一步地，上述PHY以太网控制器为88E3082。进一步地，上述接口为RMII。本专利技术的有益效果是：本专利技术提出的过程层点对点SV发送方法，对SV报文添加时间戳，精确SV发送时刻，提高SV发送的均匀性。本专利技术提出的过程层点对点SV发送系统，采用CPU+FPGA+PHY以太网控制器的方式实现SV报文的发送，使用FPGA设计实现多个MAC模块用于多路以太网SV通信，基于FPGA并行处理特性，可以控制多路以太网同时实现SV发送，提高了SV报文发送的一致性。附图说明图1是本专利技术的硬件结构图；图2是本专利技术SV发送缓存队列；图3是本专利技术SV报文发送时序。具体实施方式下面结合附图，对本专利技术技术方案进行详细、清楚的描述。本专利技术提供一种过程层点对点SV发送系统实施例。如图1所示，本专利技术的硬件系统结构包括CPU、FPGA和PHY以太网控制器，CPU和FPGA通过数据总线进行数据交互；FPGA设计实现多个MAC模块通过对应接口与PHY以太网收发器相连。其中，CPU处理器采用Freescale的MPC8377，FPGA采用Xilinx的Spantan-6系列的XC6SLX45T。使用VHDL语言在FPGA设计实现DMA控制器，SV数据通过PCIE在CPU和FPGA设计实现的DMA控制器之间传输。PCIE是高速高性能串行总线，提高了SV数据板内传输的效率和可靠性；而且FPGA内部集成PCIEIP硬核，程序易于实现，缩短了方案开发周期。PHY以太网控制器采用Marvell的88E3082，其内部集成了8路PHY层10/100M以太网收发器。使用FPGA实现以太网MAC层功能，例化生成8个MAC模块，通过RMII接口和相应PHY层以太网收发器相连。首先，实现CPU和FPGA的时钟同步，是保证SV发送精度和系统可靠性的前提。通过FPGA和CPU采用同一个时间基准源来实现CPU和FPGA的时间同步。使用25MHz恒温晶振，为系统提供了稳定可靠的时钟源，时钟通过FPGA内部DCM倍频到100MHz。在FPGA内部构建一个32位定时器，计时器的最小分辨率可以达到10ns，CPU和FPGA都读取该定时器计数值作为自身的参考时间，实现CPU和FPGA时间同步。其次，利用CPU强大的运算能力来打包SV报文，将采集到的模拟量数据按照IEC61850规约封装成SV报文帧格式。SV仅传输模拟量的采样数据，其报文格式是固定的，报文长度仅和配置的模拟量采样通道个数相对应。CPU不仅要完成上述组帧工作，还要对通过上述构建的高精度定时器对SV报文添加预发送时间戳，生成相应的描述符提供给FPGA，FPGA通过此描述符来控制对SV报文的发送。然后，CPU构建一段内存空间用于缓存多帧SV数据和其描述符，只要该缓冲区未满CPU可以一直填充SV数据，提高CPU的执行效率，以及数据传输的安全性和可靠性。如图2所示为SV发送缓存队列。定义两个指针变量Head_ptr和Tail_ptr管理该SV缓存区，Head_ptr和Tail_ptr是两个环形指针，CPU每存储一帧SV报文首指针Head_ptr加1，FPGA每读走一帧SV报文尾Tail_ptr加1，Head_ptr和Tail_ptr之间的SV报文为有效报文。正常情况下，Head_ptr在Tail_ptr前面，Head_ptr不能从后面追上Tail_ptr，否则会造成缓存的SV报文被覆盖，数据丢失。接着，DMA控制器通过PCIE总线直接访问内存读取数据，减少了CPU参与环节，提高了SV数据的传输效率。空闲态时，当DMA控制器检测尾指针Tail_ptr和首指针Head_ptr之间有SV数据待发送，先读取描述符报文，获取SV发送的时间戳；然后读取SV数据报文，把描述符和SV报文存放到FPGA内部的BlockRam里，同时更新尾指针Tail_ptr加一，并向MAC控制模块产生SV发送请求命令。最后，当系统时间和获取的SV预发送时间戳吻合时，利用FPGA的并行处理能力，MAC控制器管理的8个MAC模块同时将SV报文发送出去，保证了8路SV数据发送的一致性。对于以上实施例，FPGA生成多个MAC模块，用于多路以太网SV通信，实现多路以太网同时发送SV，提高SV报文发送一致性；作为其他实施方式，如果不考虑一致性问题，也可以仅生成一个MAC模块。在以上实施例中，CPU实现封装SV报文并添加时间戳，缓存在一段内存空间中由FPGA读取，FPGA将SV报文发送给PHY。作为其他实施方式，如果不采用FPGA，也可由CP本文档来自技高网...

【技术保护点】
一种过程层点对点SV发送方法，其特征在于，步骤如下：1)对于采集到的模拟量数据，加入预发送时间戳；2)待系统时间与所述预发送时间戳中的预发送时间吻合，控制发送SV报文。

【技术特征摘要】
1.一种过程层点对点SV发送方法，其特征在于，步骤如下：1)对于采集到的模拟量数据，加入预发送时间戳；2)待系统时间与所述预发送时间戳中的预发送时间吻合，控制发送SV报文。2.一种过程层点对点SV发送方法，其特征在于，步骤如下：1)对于采集到的模拟量数据，封装成SV报文；SV报文中包括对应的预发送时间戳；2)读取SV报文，读取SV报文内容和对应的预发送时间；3)待系统时间和预发送时间吻合，控制发送SV报文。3.一种过程层点对点SV发送系统，其特征在于，包括CPU、FPGA和PHY以太网控制器，CPU通过数据总线和FPGA相连接，所述CPU与FPGA同步；CPU将采集到的模拟量数据封装成SV报文，SV报文中包括对应的预发送时间戳；FPGA读取SV报文，读取SV报文内容和对应的预发送时间，待系统时间与预发送时间吻合，控制向PHY发送SV报文。...

【专利技术属性】
技术研发人员：周东杰，赵会彬，王振华，吕玄兵，王全海，高传发，任华锋，孙振华，
申请(专利权)人：许继集团有限公司，许继电气股份有限公司，许昌许继软件技术有限公司，国家电网公司，
类型：发明
国别省市：河南;41