具有结泄漏减少的半导体结构制造技术

本发明专利技术实施例提供了一种半导体结构，其包括：半导体衬底、第一阱区、第二阱区、有源区、浅沟槽隔离件(STI)和至少一个深沟槽隔离件(DTI)。第一导电类型的第一阱区位于半导体衬底上。第二导电类型的第二阱区位于半导体衬底上并且邻近第一阱区。第二导电类型与第一导电类型不同。有源区位于第一阱区上。有源区的导电类型与第二阱区的第二导电类型相同。STI位于第一阱区和第二阱区之间。DTI位于STI下方。DTI设置在第一阱区的至少部分和第二阱区的至少部分之间。本发明专利技术实施例涉及具有结泄漏减少的半导体结构。

【技术实现步骤摘要】

本专利技术实施例涉及具有结泄漏减少的半导体结构。
技术介绍
随着通信技术和电子材料技术的发展，诸如移动器件和可穿戴式电子器件的通信器件在人类的日常生活中变得越来越重要。例如，物联网(loT)作为一种基础设施，其中，物体、动物或人被提供为具有独特的标识符和在网络上交换数据的能力。在loT应用中，可穿戴式器件具有可穿戴特性和尺寸小的优势。一种嵌入式闪存集成电路可以应用于这样的可穿戴器件，以最小化器件尺寸。然而，这样的嵌入式闪存集成电路可以产生不可忽略的泄漏电流，泄漏电流导致额外的功耗，并且因此缩短了可穿戴式器件的待机时间。如何在小和集中的集成电路中减少泄漏电流现在已经成为相关产业中的主要任务之一。
技术实现思路
根据本专利技术的一些实施例，提供了一种形成半导体结构的方法，包括：提供半导体衬底；通过蚀刻所述半导体衬底形成浅沟槽；形成覆盖所述浅沟槽的保护层；对所述保护层实施第一蚀刻工艺，直至通过所述保护层暴露出所述浅沟槽的底面的至少部分；对所述浅沟槽的底面的所述部分实施第二蚀刻工艺，从而在所述浅沟槽的底面下方形成至少一个深沟槽；去除保留在所述半导体衬底上和所述浅沟槽中的所述保护层；在所述深沟槽和所述浅沟槽内分别填充隔离氧化物以形成至少一个深沟槽隔离件(DTI)和浅沟槽隔离件(STI)；在所述半导体衬底上形成第一导电类型的第一阱区；在所述第一阱区上形成有源区；以及在所述半导体衬底上形成第二导电类型的第二阱区，并且所述第二阱区邻近所述第一阱区，其中，所述第二导电类型与所述第一导电类型不同，并且所述第二导电类型与所述有源区的导电类型相同；其中，所述第一阱区和所述第二阱区形成为使得所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。根据本专利技术的另一些实施例，提供了一种半导体结构，包括：半导体衬底；第一导电类型的第一阱区，位于所述半导体衬底上；第二导电类型的第二阱区，位于所述半导体衬底上并且邻近所述第一阱区，所述第二导电类型与所述第一导电类型不同；有源区，位于所述第一阱区上，其中，所述有源区的导电类型与所述第二阱区的第二导电类型相同；浅沟槽隔离件(STI)，位于所述第一阱区和所述第二阱区之间；以及至少一个深沟槽隔离件(DTI)，位于所述半导体衬底中的所述STI下方，其中，所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。根据本专利技术的又一些实施例，提供了一种半导体结构，包括：半导体衬底；第一导电类型的第一注入区，位于所述半导体衬底上；第二导电类型的第二注入区，位于所述半导体衬底上，所述第二导电类型与所述第一导电类型不同；第一源极/漏极电极，位于所述第一注入区中；第二源极/漏极电极，位于所述第二注入区中；栅电极，位于所述半导体衬底上和所述第一源极/漏极电极和所述第二源极/漏极电极之间；浅沟槽隔离件(STI)，位于所述第一源极/漏极电极和所述第二源极/漏极电极之间；以及至少一个深沟槽隔离件(DTI)，位于所述半导体衬底中的所述STI下方，其中，所述DTI设置在所述第一注入区的至少部分和所述第二注入区的至少部分之间。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的方面。应该强调的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。图1A至图1H是根据一些实施例的示出形成半导体器件的方法的中间阶段的示意性截面图。图2A至图2B是根据另一实施例的示出形成半导体器件的深沟槽的方法的中间阶段的示意性截面图。图3是根据各个实施例的形成半导体衬底的方法的流程图。图4A至图4C是根据一些实施例的示出形成半导体器件的方法的中间阶段的示意性截面图。图5示出了根据一些实施例的使用具有非零倾斜角的离子注入工艺的阱区的形成。图6示出了根据一些实施例的使用离子注入工艺的阱区的形成。图7是根据一些实施例的横向扩散金属氧化物半导体(LDMOS)的示意性截面图。图8是根据各个实施例的形成半导体器件的方法的流程图。具体实施方式以下公开内容提供了许多用于实现所提供的主题的不同特征的不同实施例或实例。下文中，将描述组件和布置的具体实例，以简化本专利技术。当然，这些仅仅是实例而不意为限制。例如，本专利技术可以在各个实例中重复参考标号和字符。这种重复是为了简化和清楚的目的，并且其本身并不表示所论述的实施例和/或结构之间的关系。如本文中使用的，术语“和/或”包括一个或多个相关列举的项目的任意或所有组合。本文中使用的术语仅用于描述特定实施例，其不用于限制本文中所附权利要求。例如，除非另有限制，否则单数形式的术语“一”、“一个”或“该”也可以表示复数形式。此外，诸如“第一”和“第二”的术语用于描述各个元件，但是这些术语仅用于将一个与另一元件区分。因此，在不背离所要求保护的主题的精神的情况下，第一元件也可以称为第二元件，并且其他元件通过类推导出。本专利技术的实施例涉及提供一种具有深沟槽隔离(DTI)的半导体结构。在这样的半导体结构中，DTI形成在浅沟槽隔离(STI)下方并且基本上位于具有不同的导电类型的两个邻近的阱区之间。由于DTI，流过阱区的泄漏电流的路径被延长，从而使得泄漏电流减少。此外，由于锥角效应引起的离子注入工艺的倾斜变化可以忽略不计。对于诸如存储器集成电路、CMOS图像传感器、温度传感器等，本专利技术的半导体结构可能是有益的。例如，在存储器集成电路中使用本专利技术的半导体结构可以有助于降低功耗甚至提高读/写性能，因为过量的泄漏电流引起的读/写误差减少。图1A至图1F，图1A至图1F示出了根据本专利技术的一些实施例的形成半导体器件100的方法的中间阶段的示意性截面图。在图1A中，提供半导体衬底102。在一些实施例中，半导体衬底102包括诸如硅、块状硅、锗或金刚石。在另一些实施例中，半导体衬底102可以包括化合物半导体，诸如碳化硅、硅锗、砷化镓、碳化镓、磷化镓、砷化铟和磷化铟，或者合金半导体，诸如锗硅、碳化硅锗、磷砷化镓和磷铟化镓。此外，半导体衬底102可以是块状衬底或绝缘体上硅(SOI)衬底。在图1B中，在半导体衬底102上形成衬垫层104，和在衬垫层104上形成阻挡层106。衬垫层104包括诸如氧化硅，和阻挡层106包括诸如氮化硅。在一些实施例中，由诸如化学汽相沉积(CVD)工艺、热氧化工艺、或另一个合适的工艺的工艺形成衬垫层104，并且通过诸如CVD工艺、低压CVD(LPCVD)工艺、等离子体增强CVD(PECVD)工艺、或另一个合适的工艺的沉积工艺形成阻挡层106。在图1C中，实施蚀刻工艺以蚀刻阻挡层106、衬垫层104和半导体衬底102。在蚀刻工艺中，使用图案化的光刻胶层(未示出)作为掩模，从而形成穿过衬垫层104、阻挡层106和半导体衬底102的部分的浅沟槽108。在一些实施例中，用于形成浅沟槽108的蚀刻工艺包括诸如各向异性蚀刻工艺、各向同性蚀刻工艺或另一种合适的蚀刻工艺。在蚀刻工艺后，剥离图案化的光刻胶层(未示出)。在图1D中，在半导体衬底102、衬垫层104和阻挡层106上形成保护层110以覆盖浅沟槽108。保护层110可以包括诸如氧化硅、氮化硅、氮氧化硅、碳化硅、它们的组合等的材料。保护层110可以是本文档来自技高网...

【技术保护点】
一种形成半导体结构的方法，包括：提供半导体衬底；通过蚀刻所述半导体衬底形成浅沟槽；形成覆盖所述浅沟槽的保护层；对所述保护层实施第一蚀刻工艺，直至通过所述保护层暴露出所述浅沟槽的底面的至少部分；对所述浅沟槽的底面的所述部分实施第二蚀刻工艺，从而在所述浅沟槽的底面下方形成至少一个深沟槽；去除保留在所述半导体衬底上和所述浅沟槽中的所述保护层；在所述深沟槽和所述浅沟槽内分别填充隔离氧化物以形成至少一个深沟槽隔离件(DTI)和浅沟槽隔离件(STI)；在所述半导体衬底上形成第一导电类型的第一阱区；在所述第一阱区上形成有源区；以及在所述半导体衬底上形成第二导电类型的第二阱区，并且所述第二阱区邻近所述第一阱区，其中，所述第二导电类型与所述第一导电类型不同，并且所述第二导电类型与所述有源区的导电类型相同；其中，所述第一阱区和所述第二阱区形成为使得所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。

【技术特征摘要】
2015.06.17 US 14/742,5501.一种形成半导体结构的方法，包括：提供半导体衬底；通过蚀刻所述半导体衬底形成浅沟槽；形成覆盖所述浅沟槽的保护层；对所述保护层实施第一蚀刻工艺，直至通过所述保护层暴露出所述浅沟槽的底面的至少部分；对所述浅沟槽的底面的所述部分实施第二蚀刻工艺，从而在所述浅沟槽的底面下方形成至少一个深沟槽；去除保留在所述半导体衬底上和所述浅沟槽中的所述保护层；在所述深沟槽和所述浅沟槽内分别填充隔离氧化物以形成至少一个深沟槽隔离件(DTI)和浅沟槽隔离件(STI)；在所述半导体衬底上形成第一导电类型的第一阱区；在所述第一阱区上形成有源区；以及在所述半导体衬底上形成第二导电类型的第二阱区，并且所述第二阱区邻近所述第一阱区，其中，所述第二导电类型与所述第一导电类型不同，并且所述第二导电类型与所述有源区的导电类型相同；其中，所述第一阱区和所述第二阱区形成为使得所述DTI设置在所述第一阱区的至少部分和所述第二阱区的至少部分之间。2.根据权利要求1所述的方法，其中，所述深沟槽形成为位于所述浅沟槽的底面的拐角区域处。3.根据权利要求1所述的方法，其中，所述第一阱区形成为使得所述DTI的至少部分位于所述第一阱区中。4.根据权利要求1所述的方法，其中，所述第一阱区和所述第二阱区形成为使得所述DTI的至少部分位于所述第一阱区和所述第二阱区之间的边界处。5.根据权利要求1所述的方法，其中，所述深沟槽形成为具有基本大于约1000埃的深度。6.根据权利要求1所述的方...

【专利技术属性】
技术研发人员：方俊杰，黄建彰，温启元，吴健，吴明锜，郑容裕，陈世雄，黄为栋，叶玉隆，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71