半导体器件制造技术

一种半导体器件，包括；第一域，包括第一高电源线、第一低电源线以及第一电源钳位电路；第二域，包括第二高电源线、第二低电源线以及第二电源钳位电路；第三电源钳位电路，设置在所述第二高电源线与所述第一低电源线之间；第一中继电路，接收来自所述第一域的信号，并将所述信号输出至所述第二域；以及第二中继电路，接收来自所述第二域的信号，并将所述信号输出至所述第一域；其中所述第一中继电路和所述第二中继电路具有连接至所述第二高电源线和所述第一低电源线的电路部。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件。
技术介绍
半导体器件中混合安装有具有不同电源电压的电路。在安装了多个具有不同电源电压的电路的情况下，优选的是将多个电源线分开。这种情况包括将低(电势)电源线和高(电势)电源线二者都分开的情况以及将低电源线共同连接而仅将高电源线分开的情况。此外，即使是在电源电压相同的情况下，在容易受噪声影响的例如模拟电路之类的电路中，这两种电源线也都是分开的。其中至少高电源线被分开的电路部被称作域。已知的是，半导体器件受静电放电(ESD)影响，导致出现损坏和错误运行，因此设置了用于保护半导体器件免受放电影响的ESD保护电路。作为损坏半导体器件的ESD模型，有来自外部静态充电对象的测试模型(人体模型：HBM)、基于半导体器件本身的静态电荷的测试模型(被充电器件模型：CDM)等，并且规定了针对这些模型的测试方法等。ESD保护电路保护半导体器件免受对应于这些ESD模型的放电影响。ESD保护电路是针对直接连接至外部端子的布线以及针对连接至该布线的元件设置的。在半导体器件具有一个公共高电源线以及一个公共低电源线的情况下，将ESD保护电路设置在连接至外部端子的部分已经足矣。然而，在半导体电路具有多个域的情况下，存在的问题是：多个域之间的信号路径受ESD影响，并且信号路径中的元件受到损坏。为此，对于具有多个域的半导体器件，已知的是多个域之间的信号路径也需要从ESD的角度加以保护。近年来，由于电力消耗减少，半导体器件的电源电压显著减小，并且出现了一种现象：由于工艺偏差，芯片与芯片之间在半导体器件的核心(逻辑)电路中可以获得期望性能的电源电压不同。可以获得期望性能的电源电压的范围变大，这是不能忽略的，如果减小电源电压来维持低的电力消耗，则出现导致芯片的良率降低或者芯片不能正常运行的问题。为此，在制造时就针对每个芯片测量核心电路中可以获得期望性能的电源电压，并且使得实际的核心电路以测得的电源电压运行。这样，实现了电力消耗的降低和良率改善。在这种情况下，对于除了核心电路之外的电路，例如针对外部接口的输入或输出电路、PLL电路以及规定了电压的模拟电路，电源电压被分别设定至特定电压，并且不会根据工艺偏差结果而改变。因此，例如，模拟电路设计为在1.8V的电源电压运行，核心电路设计为在1.8V或更低的电源电压运行，并且使得核心电路根据工艺偏差在低于或等于1.8V的合适电压(例如1.5V)运行。用于诸如此类的改变电源电压的技术称为适应性电源电压(ASV)技术。在采用ASV技术的情况下，核心电路的电源电压与其他电路的电源电压不同，因此，优选的是将每个电路的电源分开，即，提供多个域。如前文所述，当设置了多个域时，存在将低(电势)电源线和高(电势)电源线二者都分开的情况以及将低电源线共同连接而仅将高电源线分开的情况。对于容易受噪声影响的电路，例如模拟电路，将低电源线和高电源线都分开。目标是具有多个域的半导体器件，即其中低电源线和高电源线都分开的半导体电路。此外，核心电路与模拟电路之间的信号是数字信号，并且存在一种情况是，即使将核心电路的信号输入到模拟电路或者将模拟电路的信号输入到核心电路，也没有出现问题；当然，也有一种情况是，从可靠性角度考虑设置电平移位器。相关文献[专利文献1]日本特开专利第2006-014263号[专利文献2]日本特开专利第2013-183107号[专利文献3]日本特开专利第2010-239046号[非专利文献1]“采用新的高效电源钳位以及GND电流触发器(GCT)技术针对90nm CMOS中混合电力域的ESD保护设计”，Mototsugu Okushima，EOS/ESD研讨会(EOS/ESD SYMPOSIUM)06-205
技术实现思路
如前文所述，在设置了多个域的情况下，同样优选的是保护多个域之间的信号路径(即，在跨域区域中的信号路径)免受ESD影响，而不仅仅是保护连接至每个域的端子的部分免受ESD影响。在针对跨域区域中的信号线设置了对应于CDM的ESD保护电路的情况下，优选的是针对所有信号线都设置ESD保护电路，在差分信号的情况下，优选的是针对两个信号都设置ESD保护电路，因此，ESD保护电路的数量变大。ESD保护电路是面积相对较大的电路。因此，如果设置了大量的ESD保护电路，则电路面积变大。近年来，半导体器件的设计采用了一种方法，即：从预先制备的电路块(这些电路块的设计对于各种电路而言都已经基本上完备)中选择并布置满足规格的电路块，并设计多个块之间的接口区域。在设计了具有多个域的半导体电路的情况下，在选择和布置每个域之后设计跨域区域，但是如果跨域区域中的ESD保护电路变得太大，则不可能在设想的区域中布置ESD保护电路，导致需要重新设计。为此，目前的情况是，难以形成一种要求提供面积非常大的ESD保护电路的设计。因此，要求使得跨域区域中的ESD保护电路尽可能小。此外，还提出了一种配置，其中，在存在多个域的情况下，通过在不同域中在低电源线与高电源线之间设置ESD保护电路，而没有针对跨域区域中的信号线设置对应于CDM的ESD保护电路。这样，可以减少ESD保护电路的数量，但是这样做存在一个问题：ESD保护电路的数量仍然较大，而且ESD保护电路的面积也较大。此外，该提出的配置(即，在不同域中在低电源线与低电源线之间设置ESD保护电路)存在保护不充分的问题。本专利技术的一个方案在于实现一种具有多个域的半导体器件，该半导体器件的ESD保护电路较小，并且在该半导体器件中执行更有利的ESD保护。根据本专利技术的一个方案，一种半导体器件包括：第一域，包括第一高电源线、第一低电源线以及设置在所述第一高电源线与所述第一低电源线之间的第一电源钳位电路；第二域，包括与所述第一高电源线分开的第二高电源线、与所述第一低电源线分开的第二低电源线以及设置在所述第二高电源线与所述第二低电源线之间的第二电源钳位电路；第三电源钳位电路，设置在所述第二高电源线与所述第一低电源线之间；第一中继电路，接收来自所述第一域的信号，并将所述信号输出至所述第二域；以及第二中继电路，接收来自所述第二域的信号，并将所述信号输出至所述第一域；其中，所述第一中继电路和所述第二中继电路具有连接至所述第二高电源线和所述第一低电源线的电路部。附图说明图1是具有多个域的示例性半导体器件的俯视图；图2是示出设置在半导体器件中的多个域的示例的图；图3是示出核心逻辑区域与模拟区域之间的跨域区域的通用配置的图；图4是示出图3中跨域区域的晶体管级电路配置示例的图；图5A和图5B是分别示出信号在CCDIF与ACDIF之间直接输入和输出而没有在图3的跨域区域中设置电平移位器的情况下跨域区域的配置示例的图；图6是示出在图3的配置示例中低电源线被分开并通过双向二极管连接的情况下的配置的图；图7到图9是用于说明即使通过双向二极管将分开的低电源线连接但是跨域区域中信号路径上的元件仍然受到损害这一问题的图；图10是示出图6的配置示例中电平移位器的配置示例的图；图11A和图11B分别示出在图6中在电平移位器中设置CDM保护电路的示例的图，图11A示出从核心电路到模拟电路的信号的电平移位器，图11B示出从模拟电路到核心电路的信号的电平移位器；图12是示出第一本文档来自技高网...

【技术保护点】
一种半导体器件，包括：第一域，包括第一高电源线、第一低电源线以及设置在所述第一高电源线与所述第一低电源线之间的第一电源钳位电路；第二域，包括与所述第一高电源线分开的第二高电源线、与所述第一低电源线分开的第二低电源线以及设置在所述第二高电源线与所述第二低电源线之间的第二电源钳位电路；第三电源钳位电路，设置在所述第二高电源线与所述第一低电源线之间；第一中继电路，接收来自所述第一域的信号，并将所述信号输出至所述第二域；以及第二中继电路，接收来自所述第二域的信号，并将所述信号输出至所述第一域；其中，所述第一中继电路和所述第二中继电路具有连接至所述第二高电源线和所述第一低电源线的电路部。

【技术特征摘要】
2015.06.19 JP 2015-1239901.一种半导体器件，包括：第一域，包括第一高电源线、第一低电源线以及设置在所述第一高电源线与所述第一低电源线之间的第一电源钳位电路；第二域，包括与所述第一高电源线分开的第二高电源线、与所述第一低电源线分开的第二低电源线以及设置在所述第二高电源线与所述第二低电源线之间的第二电源钳位电路；第三电源钳位电路，设置在所述第二高电源线与所述第一低电源线之间；第一中继电路，接收来自所述第一域的信号，并将所述信号输出至所述第二域；以及第二中继电路，接收来自所述第二域的信号，并将所述信号输出至所述第一域；其中，所述第一中继电路和所述第二中继电路具有连接至所述第二高电源线和所述第一低电源线的电路部。2.根据权利要求1所述的半导体器件，其中，所述第一低电源线和所述第二低电源线通过双向二极管分开。3.根据权利要求1或2所述的半导体器...

【专利技术属性】
技术研发人员：铃木辉夫，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：日本;JP