半导体装置及其制造方法制造方法及图纸

本发明专利技术涉及半导体装置及其制造方法。实现了半导体装置的性能的改善。所述半导体装置包括第一沟槽栅电极以及第二和第三沟槽栅电极，第二和第三沟槽栅电极位于插入它们之间的第一沟槽栅电极的两侧上。在位于第一和第二沟槽栅电极之间的半导体层和位于第一和第三沟槽栅电极之间的半导体层中的每一个中，形成多个p+型半导体区域。在平面图中所述p+型半导体区域沿第一沟槽栅电极的延伸方向布置为彼此分隔开。

【技术实现步骤摘要】
相关申请的交叉引用通过引用将2015年3月25日提交的日本专利申请No.2015-063339的公开包括说明书、附图以及摘要整体并入在此。
本专利技术涉及半导体装置，其可以被适当地用作例如包括绝缘栅型双极晶体管(IGBT)的半导体装置。
技术介绍
作为具有低导通电阻的IGBT，已经广泛地使用沟槽栅极型IGBT。已经开发了一种IE型IGBT，其中在单元形成区域中，交替地布置有源单元区域(每一个都耦接到发射极电极)和无源单元区域(每一个都包括浮置区域)，以允许使用IE(注入增强)效应。IE效应降低了当IGBT处于导通状态时来自发射极电极的空穴的放电的可能性，并因此增加漂移区中存储的电荷的密度。日本未审查专利公开No.2012-256839(专利文献1)公开了一种技术，其中在IE型沟槽栅极IGBT中，设置在单元形成区域中的每一个线性单位单元区域包括线性有源单元区域和设置在线性无源单元区域两侧上的线性无源单元区域，从而使得线性有源单元区域插入在其间。日本未审查专利公开No.2013-140885(专利文献2)公开了一种技术，其中在IE型沟槽栅极IGBT中，设置在单元形成区域中的每一个线性单位单元区域包括线性混合单元区域，并且在线性混合单元区域中，设置第一线性混合子单元区域和第二线性混合子单元区域。日本未审查专利公开No.2006-210547(专利文献3)公开了一种技术，其中在绝缘栅型半导体装置中，提供设置在具有第一导电类型的第一半导体层上的具有第二导电类型的第二半导体层，形成在第二半导体层的顶表面中的多个条带沟槽，以及在沟槽之间在纵向方向上选择性地形成的每一个都具有第一导电类型的多个第三半导体区域。[相关技术文献][专利文献][专利文献1]日本未审查专利公开No.2012-256839[专利文献2]日本未审查专利公开No.2013-140885[专利文献3]日本未审查专利公开No.2006-210547
技术实现思路
已知这样一种半导体装置，其包括作为IE型沟槽栅极IGBT(诸如例如，上面提及的专利文献1中公开的IE型沟槽栅极IGBT)的具有GG型(栅极-栅极型)有源单元区域的IGBT。还已知这样一种半导体装置，其包括作为IE型沟槽栅极IGBT(诸如例如，上面提及的专利文献2中公开的IE型沟槽栅极IGBT)的具有EGE型(发射极-栅极-发射极型)有源单元区域的IGBT。在包括具有EGE型有源区的IGBT的该半导体装置中，在电感作为负载耦接时的开关(switching)操作中，与包括具有GG型有源单元区域的IGBT的半导体装置相比，栅极电位较少受到有源单元区域中产生的位移电流的影响。然而，在包括具有EGE型有源单元区域的IGBT的半导体装置中，期望进一步改善半导体装置的性能，诸如例如，IE效应。从本说明书以及附图中的说明，其它问题以及本专利技术的新颖的特征将变得明了。根据一个实施例，一种半导体装置包括第一沟槽栅电极以及第二和第三沟槽栅电极，第二和第三沟槽栅电极位于插入它们之间的第一沟槽栅电极的两侧上。第一沟槽栅电极耦接到栅电极。第二和第三沟槽栅电极耦接到发射极电极。在第一和第二沟槽栅电极之间的半导体层中，形成多个p+型半导体区域。在第一和第三沟槽栅电极之间的半导体层中，形成多个p+型半导体区域。在第一和第二沟槽栅电极之间或者在第一和第三沟槽栅电极之间，所述多个p+型半导体区域在平面图中沿第一沟槽栅电极的延伸方向布置以彼此分隔开。根据另一实施例，在半导体装置的制造方法中，形成了第一沟槽栅电极以及第二和第三沟槽栅电极，第二和第三沟槽栅电极位于插入它们之间的第一沟槽栅电极的两侧上。第一沟槽栅电极耦接到栅电极。第二和第三沟槽栅电极耦接到发射极电极。接着，在第一和第二沟槽栅电极之间的半导体层中，形成多个p+型半导体区域，并且在第一和第三沟槽栅电极之间的半导体层中，形成多个p+型半导体区域。在第一和第二沟槽栅电极之间或者在第一和第三沟槽栅电极之间，所述多个p+型半导体区域在平面图中沿第一沟槽栅电极的延伸方向布置以彼此分隔开。根据该实施例，可以改善半导体装置的性能。附图说明图1是实施例1中作为半导体装置的半导体芯片的平面图；图2是实施例1中的半导体装置的主要部分平面图；图3是实施例1中的半导体装置的主要部分平面图；图4是实施例1中的半导体装置的主要部分截面图；图5是实施例1中的半导体装置的主要部分截面图；图6是实施例1中的半导体装置的主要部分截面图；图7是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图8是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图9是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图10是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图11是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图12是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图13是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图14是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图15是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图16是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图17是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图18是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图19是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图20是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图21是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图22是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图23是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图24是示出了实施例1中的半导体装置的制造工艺的主要部分截面图；图25是比较示例1中的半导体装置的主要部分截面图；图26是比较示例2中的半导体装置的主要部分平面图；图27是比较示例2中的半导体装置的主要部分平面图；图28是比较示例2中的半导体装置的主要部分截面图；图29是以重叠的关系示出了当比较示例1中的半导体装置被导通时的位移电流路径的截面图；图30是示出了当比较示例1中的半导体装置被导通时的位移电流路径的等效电路图；图31是以重叠关系示出了当比较示例2中的半导体装置被导通时的位移电流路径的截面图；图32是示出了当比较示例2中的半导体装置被导通时的位移电流路径的等效电路图；图33是示出了比较示例2中的半导体装置中的p沟道寄生MOSFET的截面图；图34是示出了L负载开关测试中的等效电路的电路图；图35是示意性地示出了L负载开关测试中的开关波形的图；图36是示出了当比较示例2中的半导体装置关断时的开关波形的图；图37是示出了当比较示例2中的半导体装置关断时的开关波形的图；图38是示出了当比较示例2中的半导体装置关断时的空穴密度分布的截面图；图39是示出了比较示例1和2中的每一个半导体装置中在导通状态下集电极电流对集电极发射极电压的依赖关系的图；图40是示出了比较示例1和2中的每一个半导体装置在导通状态下的集电极电流对集电极发射极电压的依赖关系的图；图41是示出了比较示例1和2中的每一个半导体装置在导通状态下的集电极本文档来自技高网...

【技术保护点】
一种半导体装置，包括：半导体衬底，具有第一主表面和与第一主表面相反的第二主表面；第一半导体层，具有第一导电类型，并且形成在所述半导体衬底中；第二半导体层，具有不同于所述第一导电类型的第二导电类型，并且形成在所述半导体衬底的位置比所述第一半导体层更靠近所述第二主表面的部分中；第一沟槽部分，在平面图中在第一方向从所述第一主表面延伸到达所述第一半导体层中的中间点；第二沟槽和第三沟槽，位于插入其间的所述第一沟槽部分的两侧上，在平面图中在第一方向从所述第一主表面延伸并到达所述第一半导体层中的中间点；第一绝缘膜，形成在所述第一沟槽部分的内壁上；第二绝缘膜，形成在所述第二沟槽部分的内壁上；第三绝缘膜，形成在所述第三沟槽部分的内壁上；第一沟槽栅电极，形成在所述第一绝缘膜之上，以被嵌入在所述第一沟槽部分中；第二沟槽栅电极，形成在所述第二绝缘膜之上，以被嵌入在所述第二沟槽部分中；第三沟槽栅电极，形成在所述第三绝缘膜之上，以被嵌入所述第三沟槽部分中；第一半导体区域，具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第二沟槽部分之间的部分中，以与所述第一绝缘膜和所述第二绝缘膜接触；第二半导体区域，具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第三沟槽部分之间的部分中，以与所述第一绝缘膜和所述第三绝缘膜接触；第三半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第二沟槽部分之间的部分中，以与所述第一半导体区域和所述第一绝缘膜接触；第四半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第三沟槽部分之间的部分中，以与所述第二半导体区域和所述第一绝缘膜接触；第五半导体区域，具有第二导电类型，并且形成在所述第一半导体层的定位成与所述第一沟槽部分相对于插入其间的所述第二沟槽部分相反的部分中；第六半导体区域，具有第二导电类型，并且形成在所述第一半导体层的定位成与所述第一沟槽部分相对于插入其间的所述第三沟槽部分相反的部分中；多个第七半导体区域，每一个具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第二沟槽部分之间的部分中，以与所述第一半导体区域接触；多个第八半导体区域，每一个具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第三沟槽部分之间的部分中，以与所述第一半导体区域接触；发射极电极，电耦接到所述第三半导体区域、所述第四半导体区域、所述第七半导体区域、所述第八半导体区域以及所述第二沟槽栅电极和第三沟槽栅电极；集电极电极，电耦接到所述第二半导体层；以及栅电极，电耦接到所述第一沟槽栅电极，其中，所述第五半导体区域的更靠近所述第二主表面的端部被定位为在垂直于所述第一主表面的第二方向上，与所述第二沟槽部分的更靠近所述第二主表面的端部相比，更靠近所述第二主表面，其中，所述第六半导体区域的更靠近所述第二主表面的端部被定位为在所述第二方向上，与所述第三沟槽部分的更靠近所述第二主表面的端部相比，更靠近所述第二主表面，其中，每一个第七半导体区域中的第二导电类型的杂质浓度高于所述第一半导体区域中的第二导电类型的杂质浓度，其中，每一个第八半导体区域中的第二导电类型的杂质浓度高于所述第二半导体区域中的第二导电类型的杂质浓度，其中，所述第七半导体区域在平面图中沿所述第一方向布置为彼此分隔开，以及其中，所述第八半导体区域在平面图中沿所述第一方向布置为彼此分隔开。...

【技术特征摘要】
2015.03.25 JP 2015-0633391.一种半导体装置，包括：半导体衬底，具有第一主表面和与第一主表面相反的第二主表面；第一半导体层，具有第一导电类型，并且形成在所述半导体衬底中；第二半导体层，具有不同于所述第一导电类型的第二导电类型，并且形成在所述半导体衬底的位置比所述第一半导体层更靠近所述第二主表面的部分中；第一沟槽部分，在平面图中在第一方向从所述第一主表面延伸到达所述第一半导体层中的中间点；第二沟槽和第三沟槽，位于插入其间的所述第一沟槽部分的两侧上，在平面图中在第一方向从所述第一主表面延伸并到达所述第一半导体层中的中间点；第一绝缘膜，形成在所述第一沟槽部分的内壁上；第二绝缘膜，形成在所述第二沟槽部分的内壁上；第三绝缘膜，形成在所述第三沟槽部分的内壁上；第一沟槽栅电极，形成在所述第一绝缘膜之上，以被嵌入在所述第一沟槽部分中；第二沟槽栅电极，形成在所述第二绝缘膜之上，以被嵌入在所述第二沟槽部分中；第三沟槽栅电极，形成在所述第三绝缘膜之上，以被嵌入所述第三沟槽部分中；第一半导体区域，具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第二沟槽部分之间的部分中，以与所述第一绝缘膜和所述第二绝缘膜接触；第二半导体区域，具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第三沟槽部分之间的部分中，以与所述第一绝缘膜和所述第三绝缘膜接触；第三半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第二沟槽部分之间的部分中，以与所述第一半导体区域和所述第一绝缘膜接触；第四半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第三沟槽部分之间的部分中，以与所述第二半导体区域和所述第一绝缘膜接触；第五半导体区域，具有第二导电类型，并且形成在所述第一半导体层的定位成与所述第一沟槽部分相对于插入其间的所述第二沟槽部分相反的部分中；第六半导体区域，具有第二导电类型，并且形成在所述第一半导体层的定位成与所述第一沟槽部分相对于插入其间的所述第三沟槽部分相反的部分中；多个第七半导体区域，每一个具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第二沟槽部分之间的部分中，以与所述第一半导体区域接触；多个第八半导体区域，每一个具有第二导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和所述第三沟槽部分之间的部分中，以与所述第一半导体区域接触；发射极电极，电耦接到所述第三半导体区域、所述第四半导体区域、所述第七半导体区域、所述第八半导体区域以及所述第二沟槽栅电极和第三沟槽栅电极；集电极电极，电耦接到所述第二半导体层；以及栅电极，电耦接到所述第一沟槽栅电极，其中，所述第五半导体区域的更靠近所述第二主表面的端部被定位为在垂直于所述第一主表面的第二方向上，与所述第二沟槽部分的更靠近所述第二主表面的端部相比，更靠近所述第二主表面，其中，所述第六半导体区域的更靠近所述第二主表面的端部被定位为在所述第二方向上，与所述第三沟槽部分的更靠近所述第二主表面的端部相比，更靠近所述第二主表面，其中，每一个第七半导体区域中的第二导电类型的杂质浓度高于所述第一半导体区域中的第二导电类型的杂质浓度，其中，每一个第八半导体区域中的第二导电类型的杂质浓度高于所述第二半导体区域中的第二导电类型的杂质浓度，其中，所述第七半导体区域在平面图中沿所述第一方向布置为彼此分隔开，以及其中，所述第八半导体区域在平面图中沿所述第一方向布置为彼此分隔开。2.根据权利要求1所述的半导体装置，还包括：第九半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和第二沟槽部分之间的部分中；以及第十半导体区域，具有第一导电类型，并且形成在所述第一半导体层的位于所述第一沟槽部分和第三沟槽部分之间的部分中，其中，所述第九半导体区域中的第一导电类型的杂质浓度高于所述第一半导体层的位置比所述第九半导体区域更靠近所述第二主表面的部分中的第一导电类型的杂质浓度，并且低于所述第三半导体区域中的第一导电类型的杂质浓度，并且其中，所述第十半导体区域中的第一导电类型的杂质浓度高于所述第一半导体层的位置比所述第十半导体区域更靠近所述第二主表面的部分中的第一导电类型的杂质浓度，并且低于所述第四半导体区域中的第一导电类型的杂质浓度。3.根据权利要求1所述的半导体装置，还包括：多个半导体芯片，其中每一个半导体芯片包括：半导体衬底，第一半导体层和第二半导体层，第一沟槽部分、第二沟槽部分和第三沟槽部分，第一绝缘膜、第二绝缘膜和第三绝缘膜，第一沟槽栅电极、第二沟槽栅电极和第三沟槽栅电极，第一半导体区域、第二半导体区域、第三半导体区域、第四半导体区域、第五半导体区域和第六半导体区域，第七半导体区域、第八半导体区域、发射极电极、集电极电极和栅电极，其中半导体芯片的各自的发射极电极彼此电耦接，并且其中，半导体芯片的各自的集电极电极彼此电耦接。4.根据权利要求1所述的半导体装置，还包括：第四绝缘膜，其覆盖所述第一半导体区域和第二半导体区域；多个第一开口，每一个延伸穿过所述第四绝缘膜到达所述第一半导体区域中的中间点；多个第二开口，每一个延伸穿过所述第四绝缘膜到达所述第二半导体区域中的中间点；多个第一耦接电极，嵌入在各第一开口中；以及多个第二耦接电极，嵌入在各第二开口中，其中在平面图中所述第一开口沿第一方向布置为彼此分隔开，其中在平面图中所述第二开口沿第一方向布置为彼此分隔开，其中所述第七半导体区域形成在所述第一半导体区域的相应的暴露在相应的第一开口中的部分中，其中所述第八半导体区域形成在所述第二半导体区域的相应的暴露在相应的第二开口中的部分中，并且其中所述发射极电极经由所述第一耦接电极电耦接到所述第三半导体区域和所述第七半导体区域，并经由所述第二耦接电极电耦接至所述第四半导体区域和所述第八半导体区域。5.根据权利要求4所述的半导体装置，其中在平面图中，每一个所述第一开口与所述第二沟槽部分重叠，并且其中在平面图中，每一个所述第二开口与所述第三沟槽部分重叠。6.根据权利要求1所述的半导体装置，其中每一个所述第七半导体区域与所述第二绝缘膜接触，并且其中每一个所述第八半导体区域与所述第三绝缘膜接触。7.根据权利要求2所述的半导体装置，还包括：第四沟槽部分，定位为与所述第一沟槽部分相对于插入其间的所述第三沟槽部分相反，以在平面图中在所述第一方向从所述第一主表面延伸并到达所述第一半导体层中的中间点；第五沟槽部分，定位为与所述第三沟槽部分相对于插入其间的所述第四沟槽部分相反，以在平面图中在所述第一方向从所述第一主表面延伸并到达所述第一半导体层中的中间点；第五绝缘膜，形成在所述第四沟槽部分的内壁上；第六绝缘膜，形成在所述第五沟槽部分的内壁上；第四沟槽栅电极，形成在第五绝缘膜上以嵌入在所述第四沟槽部分中；第五沟槽栅电极，形成在所述第六绝缘膜上以嵌入在所述第五沟槽部分中；第十一半导体区域，具有第二导电类型，并形成在所述第一半导体层的位于所述第四沟槽部分和第五沟槽部分之间的部分中，以与所述第五绝缘膜和第六绝缘膜接触；第十二半导体区域，具有第二导电类型，并形成在所述第一半导体层的位于所述第四沟槽部分和第五沟槽部分之间的部分中，以与所述第十一半导体区域接触；以及第十三半导体区域，具有第二导电类型，并形成在所述第一半导体层的定位为与所述第四沟槽部分相对于插入其间的第五沟槽部分相反的部分中，其中所述第六半导体区域形成在所述第一半导体层的位于所述第三沟槽部分和第四沟槽部分之间的部分中，其中所述第十三半导体区域的更靠近所述第二主表面的端部定位为比所述第五沟槽部分的更靠近所述第二主表面的端部在所述第二方向上更靠近所述第二主表面，其中所述发射极电极电耦接到所述第十二半导体区域以及所述第四沟槽栅电极和第五沟槽栅电极，其中所述第十二半导体区域中的第二导电类型的杂质浓度比所述第十一半导体区域中的第二导电类型的杂质浓度高，并且其中所述第十二半导体区域沿所述第一方向连续地形成。8.根据权利要求7所述的半导体装置，还包括：第七绝缘膜，其覆盖所述第一半导体区域和第二半导体区域；多个第三开口，每一个延伸穿过所述第七绝缘膜到达所述第一半导体区...

【专利技术属性】
技术研发人员：长田尚，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP