封装上封装堆叠封装构件制造技术

本发明专利技术公开了一种封装上封装(PoP)堆叠封装构件，包括一底部芯片封装以及一上部芯片封装，叠设于所述底部芯片封装上。其中底部芯片封装包括一中介层，具有一第一面以及一相对第一面的第二面；至少一有源芯片，通过多个第一凸块安装在第一面，且位于一芯片接合区域内；至少一穿硅通孔(TSV)芯片，安装在第一面，位于芯片接合区域旁的一周边区域内，其中TSV芯片包括至少一TSV连接结构，通过周边区域内的多个第二凸块安置在第一面上；一模塑料，设于第一面，覆盖有源芯片及TSV芯片；以及多个焊接锡球，设于第二面。

Package package

The invention discloses a packaging and packaging (PoP) stacking packaging component, which comprises a bottom chip package and an upper chip package. The bottom chip package includes a medium layer has a first surface and a second surface opposite to the first surface; at least one active chip, through a plurality of first convex block is arranged on the first side, and a chip bonding area; at least one through silicon vias (TSV) chip, mounted on the first surface, on chip bonding a surrounding area beside the area in which the TSV chip comprises at least one TSV connection structure, through the region surrounding a plurality of second convex blocks which are arranged on the first surface; the first surface is the first mock exam, covering plastic, active chip and TSV chip; and a plurality of welding solder ball is arranged on the second surface.

【技术实现步骤摘要】

本专利技术涉及半导体封装
，特别涉及一种封装上封装(Package-on-Package,PoP)堆叠封装构件及其制作方法。
技术介绍
随着半导体制造技术的进步，微电子器件变得更小，器件内部的电路变得越来越密集。为了减少微电子器件的尺寸，这些微电子器件的封装构件结构必须变得更加紧密。为了满足在更小的空间达到更高密度的要求，业界于是发展出3D堆叠封装，例如，PoP(Package-on-Package)堆叠封装。PoP堆叠封装构件通常包括一个顶部封装，其内有一芯片，与具有另一芯片的底部封装接合。在PoP堆叠封装构件的设计中，顶部封装可以通过外围焊球互连到底部封装。然而，现有技术的PoP堆叠封装构件无法提供非常紧密间距的堆叠。此外，现有技术的PoP堆叠封装构件外形较大且翘曲控制不良。晶圆级封装工艺中，通常会在晶圆及安装在晶圆上的芯片表面覆盖一相对较厚的模塑料。此模塑料与集成电路衬底的热膨胀系数(CTE)差异，易导致封装翘曲变形，也使得封装整体的厚度增加。晶圆翘曲一直是该领域关注的问题。晶圆翘曲使芯片与晶圆间的接合不易维持，易造成“芯片对晶圆接合”(chip to wafer)的组装失败。翘曲问题在大尺寸晶圆上更是明显，特别是对于具有小间距重分布层的晶圆级半导体封装工艺，问题更为严重。
技术实现思路
有鉴于此，本专利技术主要目的在于提供一具有PoP堆叠封装组态的半导体装置，以解决上述先前技艺的不足与缺点。本专利技术一实施例提供一种PoP堆叠封装构件，包括有一底部芯片封装以及一上部芯片封装，叠设于所述底部芯片封装上。所述底部芯片封装包括一中介层，具有一第一面以及一相对所述第一面的第二面；至少一有源芯片，通过多个第一凸块安装在所述第一面，且位于一芯片接合区域内；至少一穿硅通孔(TSV)芯片，安装在所述第一面，位于所述芯片接合区域旁的一周边区域内，其中所述TSV芯片包括至少一TSV连接结构，通过所述周边区域内的多个第二凸块安置在所述第一面上；一模塑料，设于所述第一面，覆盖所述有源芯片以及所述TSV芯片；以及多个焊接锡球，设于所述第二面。根据本专利技术一实施例，所述上部芯片封装通过多个设于所述TSV芯片上的第三凸块安装在所述底部芯片封装上。本专利技术另一实施例提供一种PoP堆叠封装构件，包括有一底部芯片封装以及一上部芯片封装，叠设于所述底部芯片封装上。所述底部芯片封装包括一中介层，具有一第一面以及一相对所述第一面的第二面；至少一有源芯片，通过多个第一凸块安装在所述第一面，且位于一芯片接合区域内；至少一虚设芯片，安装在所述第一面，位于所述芯片接合区域旁的一周边区域内，所述虚设芯片直接设于所述中介层的一钝化层上；一介电层，覆盖所述有源芯片以及所述虚设芯片；至少一穿硅通孔(TSV)连接结构，贯穿所述介电层与所述虚设芯片；一模塑料，设于所述第一面，覆盖所述有源芯片以及所述虚设芯片；以及多个焊接锡球，设于所述第二面。毋庸置疑的，所述领域的技术人员读完接下来本专利技术优选实施例的详细描述与附图后，均可了解本专利技术的目的。附图说明图1至图9为根据本专利技术一实施例的示意性剖面图，为制作PoP堆叠封装构件的方法。图10至图20为根据本专利技术另一实施例的示意性剖面图，为制作PoP堆叠封装构件的方法。其中，附图标记说明如下：1 PoP堆叠封装构件1a PoP堆叠封装构件10 芯片封装20 芯片封装102 芯片接合区域104 周边区域201 半导体芯片252 凸块300 载板310 钝化层410 重分布层412 介电层413 钝化层414 金属层415a 第一凸块垫(凸块垫)415b 第二凸块垫(接垫)416a 第一凸块(凸块)416b 第二凸块420a 晶粒(芯片)420b TSV芯片420c 虚设芯片(翘曲控制芯片)440 基材441 TSV连接结构442 凸块444 凸块500 模塑料520 焊接锡球600 载板602 胶层610 介电层620 穿硅通孔(TSV)630 隔离氧化层650 金属层652 金属导线图案700 切割胶带具体实施方式接下来的详细说明须参照相关附图所示内容，用来说明可依据本专利技术具体实施的实施例。这些实施例提供足够的细节，可使此领域中的技术人员充分了解并具体实施本专利技术。在不悖离本专利技术的范围内，可做结构、逻辑和电性上的修改应用在其他实施例上。因此，接下来的详细描述并非用来对本专利技术加以限制。本专利技术涵盖的范围由其权利要求界定。与本专利技术权利要求具同等意义，也应属本专利技术涵盖的范围。本专利技术实施例所参照的附图为示意图，并未按比例绘制，且相同或类似的特征通常以相同的附图标记描述。在本说明书中，“晶粒”、“半导体芯片”与“半导体晶粒”具相同含意，可交替使用。在本说明书中，“晶圆”与“基板”意指任何包括一暴露面，可依据本专利技术实施例所示在其上沉积材料，制作集成电路结构的结构物，例如重分布层(RDL)。须了解的是“基板”包括半导体晶圆，但并不限于此。“基板”在工艺中也意指包括制作于其上的材料层的半导体结构物。请参照图1到图9。图1到图9为根据本专利技术一实施例的示意性剖面图，为制作PoP堆叠封装构件的方法。如图1所示，提供一载板300，可以是一可撕除的基板材料。载板300还可包括一黏着层(图未示)，但不限于此。在载板300的上表面，可以形成至少一介电层或者钝化层310。钝化层310可以包括有机材料，例如，聚亚酰胺(polyimide,PI)，或无机材料，例如氮化硅、氧化硅或类似的材料。如图2所示，接着，在钝化层310上形成一重分布层(RDL)410。重分布层410可以包括至少一介电层412以及至少一金属层414。上述介电层412可以包括有机材料，例如聚亚酰胺(polyimide,PI)，或无机材料，例如氮化硅、氧化硅或类似的材料，但不限于此。金属层414可包括铝、铜、钨、钛、氮化钛或类似的材料。根据所述实施例，金属层414可包括多个第一凸块垫415a及第二凸块垫415b，自介电层412的上表面暴露出来。第一凸块垫415a设置在一芯片接合区域102内，而第二凸块垫415b设置在芯片接合区域102外，例如设置在芯片接合区域102旁的一周边区域104内。随后，可以在介电层412上形成一钝化层413，例如聚亚酰胺或阻焊遮罩材料。钝化层413可以设有多个开孔，分别显露出第一凸块垫415a及第二凸块垫415b。接下来，可以进行一电镀焊锡凸块工艺，分别在第一凸块垫415a及第二凸块垫415b上形成第一凸块416a以及第二凸块416b。如图3所示，将个别的覆晶芯片或晶粒420a以有源面朝下面对重分布层410，通过第一凸块416a安装到重分布层410上，形成“芯片对晶圆接合”的堆叠结构。这些个别的覆晶芯片或晶粒420a为具有特定功能的有源集成电路芯片，例如绘图处理器(GPU)、中央处理器(CPU)、存储器芯片等等。根据所述实施例，多个穿硅通孔(TSV)芯片420b通过第二凸块416b安装到芯片接合区域102旁的周边区域104内。各TSV芯片420b可以包括一基材440，例如硅基材。在基材440内制作有多个穿硅通孔(TSV)连接结构441。在基材440相对于第二凸块416b的上表面，可以形成有多个凸块44本文档来自技高网...

【技术保护点】
一种封装上封装堆叠封装构件，其特征在于，包括：一底部芯片封装，包括：一中介层，具有一第一面以及一相对所述第一面的第二面；至少一有源芯片，通过多个第一凸块安装在所述第一面，且位于一芯片接合区域内；至少一穿硅通孔芯片，安装在所述第一面，位于所述芯片接合区域旁的一周边区域内，其中所述穿硅通孔芯片包括至少一穿硅通孔连接结构，通过所述周边区域内的多个第二凸块安置在所述第一面上；一模塑料，设于所述第一面，覆盖所述有源芯片以及所述穿硅通孔芯片；以及多个焊接锡球，设于所述第二面；一上部芯片封装，叠设于所述底部芯片封装上。

【技术特征摘要】
2015.06.09 US 14/735,1271.一种封装上封装堆叠封装构件，其特征在于，包括：一底部芯片封装，包括：一中介层，具有一第一面以及一相对所述第一面的第二面；至少一有源芯片，通过多个第一凸块安装在所述第一面，且位于一芯片接合区域内；至少一穿硅通孔芯片，安装在所述第一面，位于所述芯片接合区域旁的一周边区域内，其中所述穿硅通孔芯片包括至少一穿硅通孔连接结构，通过所述周边区域内的多个第二凸块安置在所述第一面上；一模塑料，设于所述第一面，覆盖所述有源芯片以及所述穿硅通孔芯片；以及多个焊接锡球，设于所述第二面；一上部芯片封装，叠设于所述底部芯片封装上。2.根据权利要求1所述的封装上封装堆叠封装构件，其特征在于，所述中介层包括一重分布层。3.根据权利要求2所述的封装上封装堆叠封装构件，其特征在于，所述重分布层包括至少一介电层以及至少一金属层。4.根据权利要求1所述的封装上封装堆叠封装构件，其特征在于，所述上部芯片封装包括至少一模塑的半导体芯片。5.根据权利要求1所述的封装上封装堆叠封装构件，其特征在于，所述上部芯片封装通...

【专利技术属性】
技术研发人员：施信益，施能泰，
申请(专利权)人：华亚科技股份有限公司，
类型：发明
国别省市：中国台湾;71