一种时钟信号测试方法和装置制造方法及图纸

本发明专利技术涉及一种时钟信号测试方法和装置，通过Perl脚本提取输入文件中与时钟相关的信息，所述输入文件包括Excel格式文件；根据所述与时钟相关的信息生成输出文件，所述文件包括Verilog文件；调用所述输出文件以实时检测时钟信号的状态，所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比，或者缺省状态，能够自动且高效的测试时钟信号。

Clock signal testing method and device

The invention relates to a clock signal test method and device, clock extraction and related input file information through the Perl script, the input file contains the Excel file format; according to the relevant information and clock to generate an output file, the file contains the Verilog file; call the output files to the real-time detection of the clock signal the state, including the period of the clock signal and the current state of the cycle of the clock signal duty cycle, or the default state, can test the clock signal automatically and efficiently.

【技术实现步骤摘要】

本专利技术涉及电子信息
，尤其涉及一种时钟信号测试方法和装置。
技术介绍
随着数字芯片规模的增加、集成度的提高，芯片项目中验证工作的工作量也随之增加。据业界统计，芯片验证工作量约占整个芯片项目开发周期的70％，提高验证效率是缩短项目开发周期的必由之路。研究表明，验证自动化、验证模块标准化已经成为芯片验证领域一个重要的技术方向发展。验证自动化解决了对于数量庞大的验证对象进行相同的、重复性的检测问题，有效地帮助验证工程师避免了大量的简单重复性劳动，节约了验证流程的时间。时钟信号是数字芯片中一类非常重要的信号。对于电路规模较大的数字芯片来说，时钟信号的个数可能会很多，对于一百万门的数字电路来说，10个以上的时钟信号并不罕见，并且每个时钟信号可能会存在或多或少的使能控制逻辑以及参数配置关系，对这样一个时钟数量大、复杂性高的时钟树进行检查异常复杂。公开于该
技术介绍
部分的信息仅仅旨在增加对本专利技术的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
技术实现思路
技术问题有鉴于此，本专利技术要解决的技术问题是，如何提供一种时钟信号测试方法和装置，能够自动且高效的测试时钟信号。解决方案为解决以上技术问题，本专利技术在第一方面提供一种时钟信号测试方法，包括：通过Perl脚本提取输入文件中与时钟相关的信息，所述输入文件包括Excel格式文件；根据所述与时钟相关的信息生成输出文件，所述文件包括Verilog文件；调用所述输出文件以实时检测时钟信号的状态，所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比，或者缺省状态。在一种可能的实现方式中，当所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比时，包括：将所述时钟信号当前上升沿的时间减去所述时钟信号的最近一次上升沿的时间点从而得到当前周期的周期值；当所述当前周期的周期值的小于所述时钟信号的周期的理论值下限，或者大于所述时钟信号的周期的理论值上限时，将所述时钟信号的周期检测为发生错误。在一种可能的实现方式中，当所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比时，包括：将所述时钟信号的最近一次下降沿的时间点减去所述时钟信号的最近一次上升沿的时间点得到第一差值；将所述时钟当前上升沿时间减去所述时钟信号的最近一次上升沿的时间点得到第二差值；用所述第一差值除以所述第二差值得到所述当前周期的占空比；当所述当前周期的占空比小于所述时钟信号占空比的理论值下限，或者大于所述时钟信号占空比的理论值上限时，将所述时钟信号的占空比检测为发生错误。在一种可能的实现方式中，当所述时钟信号的状态包括所述时钟信号的缺省状态时，包括：当所述时钟信号未出现上升沿时，用当前时间减去测试开始的时间点得到第三差值；当所述第三差值大于预设的容忍缺省的上限值时，检测为所述时钟信号的缺省状态发生错误。在一种可能的实现方式中，当所述时钟信号的状态包括所述时钟信号的缺省状态时，包括：当所述时钟信号已出现上升沿，并且当所述第二差值大于预设的容忍缺省的上限值时，检测为所述时钟信号的缺省状态发生错误。为解决以上技术问题，本专利技术在第二方面提供一种时钟信号测试装置，包括：处理模块，用于通过Perl脚本提取输入文件中与时钟相关的信息，所述输入文件包括Excel格式文件；输出模块，用于根据所述与时钟相关的信息生成输出文件，所述文件包括Verilog文件；检测模块，用于调用所述输出文件以实时检测时钟信号的状态，所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比，或者缺省状态。在一种可能的实现方式中，所述检测模块用于：当所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比时，将所述时钟信号当前上升沿的时间减去t2_21从而得到当前周期的周期值；当所述当前周期的周期值的小于所述时钟信号的周期的理论值下限tmin_21，或者大于所述时钟信号的周期的理论值上限tmax_21时，将所述时钟信号的周期检测为发生错误。在一种可能的实现方式中，所述检测模块用于：当所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比时，将所述时钟信号的最近一次下降沿的时间点减去所述时钟信号的最近一次上升沿的时间点得到第一差值；将所述时钟当前上升沿的时间减去所述时钟信号的最近一次上升沿的时间点得到第二差值；用所述第一差值除以所述第二差值得到所述当前周期的占空比；当所述当前周期的占空比小于所述时钟信号占空比的理论值下限，或者大于所述时钟信号占空比的理论值上限时，将所述时钟信号的占空比检测为发生错误。在一种可能的实现方式中，所述检测模块用于：当所述时钟信号的状态包括所述时钟信号的缺省状态时，当所述时钟信号未出现上升沿时，用当前时间减去测试开始的时间点得到第三差值；当所述第三差值大于预设的容忍缺省的上限值时，检测为所述时钟信号的缺省状态发生错误。在一种可能的实现方式中，所述检测模块用于：当所述时钟信号的状态包括所述时钟信号的缺省状态，所述时钟信号已出现上升沿，并且所述第二差值大于预设的容忍缺省的上限值时，检测为所述时钟信号的缺省状态发生错误。有益效果本专利技术提供的一种时钟信号测试方法和装置，通过Perl脚本提取输入文件中与时钟相关的信息，所述输入文件包括Excel格式文件；根据所述与时钟相关的信息生成输出文件，所述文件包括Verilog文件；调用所述输出文件以实时检测时钟信号的状态，所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比，或者缺省状态，能够自动且高效的测试时钟信号。根据下面参考附图对示例性实施例的详细说明，本专利技术的其它特征及方面将变得清楚。附图说明包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本专利技术的示例性实施例、特征和方面，并且用于解释本专利技术的原理。图1示出本专利技术实施例提供的一种时钟信号测试方法的流程图；图2示出步骤S2的流程图；图3示出根据本专利技术实施例测试时钟的仿真波形的示例图；图4示出本专利技术实施例提供的时钟信号测试装置的结构示意图。具体实施方式下面结合附图，对本专利技术的具体实施方式进行详细描述，但应当理解本专利技术的保护范围并不受具体实施方式的限制。为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。另外，为了更好的说明本专利技术，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本专利技术同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件未作详细描述，以便于凸显本专利技术的主旨。实施例1图1示出本专利技术实施例提供的一种时钟信号测试方法的流程图，如图1所示，该方法包括：步本文档来自技高网...

【技术保护点】
一种时钟信号测试方法，其特征在于，包括：通过Perl脚本提取输入文件中与时钟相关的信息，所述输入文件包括Excel格式文件；根据所述与时钟相关的信息生成输出文件，所述文件包括Verilog文件；调用所述输出文件以实时检测时钟信号的状态，所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比，或者缺省状态。

【技术特征摘要】
1.一种时钟信号测试方法，其特征在于，包括：通过Perl脚本提取输入文件中与时钟相关的信息，所述输入文件包括Excel格式文件；根据所述与时钟相关的信息生成输出文件，所述文件包括Verilog文件；调用所述输出文件以实时检测时钟信号的状态，所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比，或者缺省状态。2.根据权利要求1所述的时钟信号测试方法，其特征在于，当所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比时，包括：将所述时钟信号当前上升沿的时间减去所述时钟信号的最近一次上升沿的时间点从而得到当前周期的周期值；当所述当前周期的周期值的小于所述时钟信号的周期的理论值下限，或者大于所述时钟信号的周期的理论值上限时，将所述时钟信号的周期检测为发生错误。3.根据权利要求1所述的时钟信号测试方法，其特征在于，当所述时钟信号的状态包括所述时钟信号的周期及当前周期的占空比时，包括：将所述时钟信号的最近一次下降沿的时间点减去所述时钟信号的最近一次上升沿的时间点得到第一差值；将所述时钟信号当前上升沿的时间减去所述时钟信号的最近一次上升沿的时间点得到第二差值；用所述第一差值除以所述第二差值得到所述当前周期的占空比；当所述当前周期的占空比小于所述时钟信号占空比的理论值下限，或者大于所述时钟信号占空比的理论值上限时，将所述时钟信号的占空比检测为发生错误。4.根据权利要求1所述的时钟信号测试方法，其特征在于，当所述时钟信号的状态包括所述时钟信号的缺省状态时，包括：当所述时钟信号未出现上升沿时，用当前时间减去测试开始的时间点得到第三差值；当所述第三差值大于预设的容忍缺省的上限值时，检测为所述时钟信号的缺省状态发生错误。5.根据权利要求4所述的时钟信号测试方法，其特征在于，当所述时钟信号的状态包括所述时钟信号的缺省状态时，包括：当所述时钟信号已出现上升沿，并且当前时间减去所述时钟信号的最近一次上升沿的时间点的差值大于预设的容忍缺省的上限值时，检测为所述时钟信号的缺省状态发生错误。6.一种时钟信号测试...

【专利技术属性】
技术研发人员：梅张雄，郭涛，
申请(专利权)人：北京联盛德微电子有限责任公司，
类型：发明
国别省市：北京;11