FinFET器件和形成方法技术

一种FinFET器件和形成方法。根据一些实施例，器件包括第一p型晶体管和第二p型晶体管。第一晶体管包括包含第一鳍的第一材料的第一沟道区。第一晶体管包括每个均位于第一材料中的相应的第一凹槽中和第一沟道区的相对侧壁上的第一外延源极/漏极区和第二外延源极/漏极区。第一晶体管包括位于第一沟道区上的第一栅极堆叠件。第二晶体管包括包含第二鳍的第二材料的第二沟道区。第二材料是与第一材料不同的材料。第二晶体管包括每个均位于第二材料中的相应的第二凹槽中和第二沟道区的相对侧壁上的第三外延源极/漏极区和第四外延源极/漏极区。第二晶体管包括位于第二沟道区上的第二栅极堆叠件。本发明专利技术的实施例还涉及FinFET器件和形成方法。

FinFET device and forming method

FinFET device and forming method. According to some embodiments, the device includes a first p transistor and a second P transistor. The first transistor includes a first channel region comprising a first material of the first fin. The first transistor includes a first epitaxial source / drain region and a second source / drain region for each of the respective first and first channel regions corresponding to the first material. The first transistor includes a first gate stack located on the first channel region. The second transistor includes a second channel region of a second material comprising a second fin. Second material is a material different from the first material. The second transistor includes a third epitaxial source / drain region and a fourth epitaxial source / drain region corresponding to each of the corresponding second grooves in the second material and the opposite side wall of the second channel region. The second transistor includes a second gate stack located on the second channel region. The embodiment of the invention also relates to an FinFET device and a method of forming the same.

【技术实现步骤摘要】

本专利技术的实施例涉及集成电路器件，更具体地，涉及FinFET器件和形成方法。
技术介绍
在过去的几十年间，半导体器件(例如，场效应晶体管(FET)器件)的尺寸的减小和固有特征已经使集成电路的速度、性能、密度和每单位功能的成本能够不断改进。根据FET器件的设计和它的其中一个固有特征，调节位于FET器件的源极和漏极之间的栅极下面的沟道区的长度改变与沟道区相关的电阻，从而影响FET器件的性能。更具体地，缩短沟道区的长度减小FET器件的源极至漏极电阻，假定其他参数保持相对不变，当将足够的电压施加至MOS器件的栅极时，这可以允许源极和漏极之间的电流的增大。为了进一步增强FET器件的性能，可以将应力引入FET器件的沟道区以改进载流子迁移率。通常地，期望在n型FET(“NFET”)器件的沟道区中引入源极至漏极方向的拉伸应力，以及在p型FET(“PFET”)器件的沟道区中引入源极至漏极方向的压缩应力。用于将压缩应力施加至FET器件的沟道区的常用的方法包括在源极区和漏极区中生长应力源。这种方法通常包括以下步骤：在半导体衬底上形成栅极堆叠件，在栅极堆叠件的侧壁上形成栅极间隔件，沿着栅极间隔件在硅衬底中形成凹槽，以及在凹槽中外延生长应力源。由于应力源具有与硅不同的晶格常数，它膨胀并且将应力施加至位于源极应力源和漏极应力源之间的沟道区。以上讨论的方法受到图案负载效应的影响，图案负载效应由于图案密度的差别而发生。图案负载效应属于较高图案密度的区域和较低图案密度
的区域中的半导体衬底的同时蚀刻之后发生的现象。沟槽的轮廓与图案的密度相关。
技术实现思路
本专利技术的实施例提供了一种器件，包括：第一p型晶体管，包括：第一沟道区，位于衬底上并且包括第一鳍的第一材料，第一外延源极/漏极区和第二外延源极/漏极区，每个所述第一外延源极/漏极区和所述第二外延源极/漏极区均位于所述第一材料中的相应的第一凹槽中，所述第一沟道区设置在所述第一外延源极/漏极区和所述第二外延源极/漏极区之间，和第一栅极堆叠件，位于所述第一沟道区上；以及第二p型晶体管，包括：第二沟道区，位于所述衬底上并且包括第二鳍的第二材料，所述第二材料是与所述第一材料不同的材料，第三外延源极/漏极区和第四外延源极/漏极区，每个所述第三外延源极/漏极区和所述第四外延源极/漏极区均位于所述第二材料中的相应的第二凹槽中，所述第二沟道区设置在所述第三外延源极/漏极区和所述第四外延源极/漏极区之间，和第二栅极堆叠件，位于所述第二沟道区上。本专利技术的另一实施例提供了一种方法，包括：在衬底上形成第一鳍，所述第一鳍包括位于所述衬底上的第一晶体材料；在所述衬底上形成第二鳍，所述第二鳍包括位于所述衬底上的第二晶体材料，所述第一晶体材料的材料与所述第二晶体材料的材料不同；在所述第一鳍的所述第一晶体材料上形成第一结构以及在所述第二鳍的所述第二晶体材料上形成第二结构；沿着所述第一结构的侧壁形成第一间隔件以及沿着所述第二结构的侧壁形成第二间隔件；同时蚀刻所述第一晶体材料以形成位于所述第一鳍中并且邻近所述第一间隔件的第一凹槽和蚀刻所述第二晶体材料以所述形成位于第二鳍中并且邻近所述第二间隔件的第二凹槽，所述第一凹槽在所述第一间隔件下方横向延伸地比所述第二凹槽在所述第二间隔件下方横向延伸地更远；以及在所述第一凹槽中外延生长第一外延源极/漏极区和在所述第二凹槽中外延生长第二源极/漏极区。本专利技术的又一实施例提供了一种方法，包括：在衬底的p型核心逻辑
区中形成第一鳍，所述第一鳍包括SiGe沟道层；在所述衬底的p型输入/输出(I/O)区中形成第二鳍，所述第二鳍包括第一硅沟道层；在所述第一鳍上形成第一堆叠件和第二堆叠件，以及在所述第二鳍上形成第三堆叠件和第四堆叠件；在所述第一堆叠件的侧壁上形成第一间隔件，在所述第二堆叠件的侧壁上形成第二间隔件，在所述第三堆叠件的侧壁上形成第三间隔件，以及在所述第四堆叠件的侧壁上形成第四间隔件，所述第一间隔件和所述第二间隔件的相对侧壁限定所述第一间隔件和所述第二间隔件之间的第一距离，所述第三间隔件和所述第四间隔件的相对侧壁限定所述第三间隔件和所述第四间隔件之间的第二距离，所述第一距离小于所述第二距离；同时蚀刻所述第一间隔件和所述第二间隔件之间的所述SiGe沟道层以形成第一凹槽和蚀刻所述第三间隔件和所述第四间隔件之间的所述第一硅沟道层以形成第二凹槽，其中，所述SiGe沟道层以比所述第一硅沟道层更大的垂直蚀刻速率和更大的横向蚀刻速率被蚀刻，所述第一凹槽具有比所述第二凹槽大的深度，所述第一凹槽在所述第一间隔件下方横向延伸的距离比所述第二凹槽在所述第三间隔件下方横向延伸的距离更大；以及在所述第一凹槽中外延生长第一外延源极/漏极区和在所述第二凹槽中外延生长第二源极/漏极区。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图12是根据一些实施例的在鳍式场效应晶体管(finFET)的制造中的中间阶段的各个三维(3D)图。图13A、图13B和图13C是根据一些实施例的示出第一区和第二区中的源极/漏极区的的凹进的3D图和截面图。图14A、图14B和图14C是根据一些实施例的示出在图13A、图13B和图13C中形成的凹槽中的外延源极/漏极区的形成的3D图和截面图。图15是根据一些实施例的第一区中的外延源极/漏极区的截面图。图16是根据一些实施例的第二区中的外延源极/漏极区的截面图。图17A、图17B和图17C是根据一些实施例的示出第三区和第四区中的源极/漏极区的的凹进的3D图和截面图。图18A、图18B和图18C是根据一些实施例的示出在图17A、图17B和图17C中形成的凹槽中的外延源极/漏极区的形成的3D图和截面图。图19是根据一些实施例的第三区中的外延源极/漏极区的截面图。图20是根据一些实施例的第四区中的外延源极/漏极区的截面图。图21是根据一些实施例的形成在第二区或第四区中的器件的鳍的沟道的截面图。图22是根据一些实施例的形成在第三区中的器件的鳍的沟道的截面图。图23是根据一些实施例的形成在第一区中的器件的鳍的沟道的截面图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定本文档来自技高网...

【技术保护点】
一种器件，包括：第一p型晶体管，包括：第一沟道区，位于衬底上并且包括第一鳍的第一材料，第一外延源极/漏极区和第二外延源极/漏极区，每个所述第一外延源极/漏极区和所述第二外延源极/漏极区均位于所述第一材料中的相应的第一凹槽中，所述第一沟道区设置在所述第一外延源极/漏极区和所述第二外延源极/漏极区之间，和第一栅极堆叠件，位于所述第一沟道区上；以及第二p型晶体管，包括：第二沟道区，位于所述衬底上并且包括第二鳍的第二材料，所述第二材料是与所述第一材料不同的材料，第三外延源极/漏极区和第四外延源极/漏极区，每个所述第三外延源极/漏极区和所述第四外延源极/漏极区均位于所述第二材料中的相应的第二凹槽中，所述第二沟道区设置在所述第三外延源极/漏极区和所述第四外延源极/漏极区之间，和第二栅极堆叠件，位于所述第二沟道区上。

【技术特征摘要】
2015.06.15 US 14/739,8951.一种器件，包括：第一p型晶体管，包括：第一沟道区，位于衬底上并且包括第一鳍的第一材料，第一外延源极/漏极区和第二外延源极/漏极区，每个所述第一外延源极/漏极区和所述第二外延源极/漏极区均位于所述第一材料中的相应的第一凹槽中，所述第一沟道区设置在所述第一外延源极/漏极区和所述第二外延源极/漏极区之间，和第一栅极堆叠件，位于所述第一沟道区上；以及第二p型晶体管，包括：第二沟道区，位于所述衬底上并且包括第二鳍的第二材料，所述第二材料是与所述第一材料不同的材料，第三外延源极/漏极区和第四外延源极/漏极区，每个所述第三外延源极/漏极区和所述第四外延源极/漏极区均位于所述第二材料中的相应的第二凹槽中，所述第二沟道区设置在所述第三外延源极/漏极区和所述第四外延源极/漏极区之间，和第二栅极堆叠件，位于所述第二沟道区上。2.根据权利要求1所述的器件，其中，所述第一凹槽的深度大于所述第二凹槽的深度。3.根据权利要求1所述的器件，其中，位于所述第二鳍的顶面处的所述第二凹槽的宽度大于位于所述第一鳍的顶面处的所述第一凹槽的宽度。4.根据权利要求1所述的器件，其中，每个所述第一外延源极/漏极区和所述第二外延源极/漏极区均具有第一邻近距离，所述第一邻近距离介于相应的所述第一外延源极/漏极区和所述第二外延源极/漏极区至所述第一栅极堆叠件的最近表面与所述第一栅极堆叠件的相应的最近侧壁的平面之间，并且其中，每个所述第三外延源极/漏极区和所述第四外延源极/漏极区均具有第二邻近距离，所述第二邻近距离介于相应的所述第三外延源极/漏极区和所述第四外延源极/漏极区至所述第二栅极堆叠件的最近表面与
\t所述第二栅极堆叠件的相应的最近侧壁的平面之间，所述第一邻近距离大于所述第二邻近距离。5.根据权利要求1所述的器件，其中，所述第一材料是硅锗，并且所述第二材料是硅。6.根据权利要求1所述的器件，其中，每个所述第一外延源极/漏极区和所述第二外延源极/漏极区均至少完全填充相应的所述第一凹槽，并且其中，每个所述第三外延源极/漏极区和所述第四外延源极/漏极区均至少完全填充相应的所述第二凹槽。7.根据权利要求1所述的器件，其中，所述第一p型晶体管位于所述衬底的核心逻辑区中，并且所述第二p型晶体管位于所述衬底的输入/输出区中。8.根据权利要求1所述的器件，还包括：第一n型晶体管，包括：第三沟道区，位于所述衬底上并且包括第三鳍的第三材料，所述第三材料是与所述第二材料相同的材料，鳍中的介电材料设置在所述第三材料和所述衬底之间，第五外延源极/漏极区和第六外延源极/漏极区，每个所述第五外延源极/漏极区和所述第六外延源极/漏极区均位于所述第三...

【专利技术属性】
技术研发人员：江国诚，刘继文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71