半导体器件的制备工艺制造技术

本发明专利技术提供一种半导体器件的制备工艺，通过采用化学下游刻蚀工艺在湿法刻蚀之前先对先前形成的沟槽进行表面进行平滑处理，从而使得在后续湿法刻蚀工艺中能够较好地控制沟槽的形貌，并且通过在湿法刻蚀之后对沟槽的参数进行测量，从而基于这些参进一步优化刻蚀工艺中的工艺条件，使得能够更为精确地控制刻蚀之后形成的源漏沟槽的形貌和尺寸。

Process for preparing semiconductor device

The invention provides a preparation process of a semiconductor device, by using chemical etching process in the downstream wet etching before surface smoothing of the groove previously formed, thus can better control the morphology of grooves in the subsequent wet etching process, and through the wet etching after parameters on the trench are measured. In order to further optimize the process conditions of these parameters in the etching process based on which can more accurately control the size and morphology after etching to form the source and drain grooves.

【技术实现步骤摘要】

本专利技术涉及半导体器件制造领域，尤其涉及一种半导体器件的制备工艺。
技术介绍
随着半导体技术的发展，半导体器件的关键尺寸正在逐渐缩小，由此导致了工艺复杂度的上升。在28nm或更小的关键尺寸下，本领域的技术人员发现，锗硅的引入可以帮助提高PMOS器件的性能，这就需要采用嵌入式源漏工艺将材质为锗硅的源漏填充至硅衬底中的相应源漏位置，因此，嵌入式源漏工艺就成为了提高PMOS器件性能的重要组成部分。嵌入式源漏工艺通常是先形成Σ形的源漏沟槽，然后再在源漏沟槽中填充需要的材料，而在Σ形沟槽形成的过程中，沟槽的侧壁尖端与栅极之间的水平距离以及沟槽底部的深度往往都较难控制，从而导致最终的产品的电学性能不够理想。
技术实现思路
鉴于上述问题，本专利技术提供一种半导体器件的制备工艺。本专利技术解决技术问题所采用的技术方案为：一种半导体器件的制备工艺，应用于MOS应力结构的制备工艺中，其中，包括：步骤S1、提供一半导体衬底，于所述半导体之上制备栅堆叠结构后，于所述半导体衬底临近所述栅堆叠结构的区域中形成轻掺杂区；步骤S2、干法刻蚀所述轻掺杂区，以于所述半导体衬底中形成沟槽；步骤S3、对所述沟槽的内部表面进行平滑处理后，刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷；步骤S4、于所述沟槽中外延生长应力层。所述的半导体器件的制备工艺，其中，在步骤S3和步骤S4之间还包括：检测临近所述栅堆叠结构一侧的所述尖状凹陷相对于所述栅堆叠结构之间的水平位置；若所述水平位置不满足工艺要求则进行步骤S3；若所述水平位置满足工艺要求则进行步骤S4。所述的半导体器件的制备工艺，其中，所述栅堆叠结构包括栅极和覆盖栅极两侧侧壁的栅极侧墙。所述的半导体器件的制备工艺，其中，当所述尖状凹陷不位于所述栅堆叠结构中栅极侧墙的正下方时，所述水平位置不满足工艺要求。所述的半导体器件的制备工艺，其中，步骤S3中，采用化学下
游刻蚀工艺进行所述平滑处理。所述的半导体器件的制备工艺，其中，所述化学下游刻蚀工艺的具体工艺参数包括：功率为100～200W；CH4气体流量为100～1000sccm；温度为0～200℃；时间为10～600s。所述的半导体器件的制备工艺，其中，步骤S3进一步包括：步骤S31、对所述沟槽的内部表面进行平滑处理后，所述沟槽内部表面形成一层氧化层；步骤S32、完全去除所述氧化层；步骤S33、刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷。所述的半导体器件的制备工艺，其中，步骤S32中，通过湿法清洗去除所述氧化层。所述的半导体器件的制备工艺，其中，采用DHF作为所述湿法清洗中的清洗液。所述的半导体器件的制备工艺，其中，步骤S3中，采用湿法刻蚀刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷。所述的半导体器件的制备工艺，其中，采用四甲基氢氧化铵溶液作为所述湿法刻蚀工艺中的刻蚀液。所述的半导体器件的制备工艺，其中，所述沟槽的深度通过所述湿法刻蚀工艺的时间进行控制。所述的半导体器件的制备工艺，其中，通过光学散射测量法检测
所述尖状凹陷相对于所述栅堆叠结构之间的水平位置。所述的半导体器件的制备工艺，其中，步骤S2中，所述沟槽的横截面呈U形。所述的半导体器件的制备工艺，其中，步骤S4中，所述沟槽的横截面呈Σ形。所述的半导体器件的制备工艺，其中，采用硅衬底作为所述半导体衬底。所述的半导体器件的制备工艺，其中，所述半导体衬底为N型离子掺杂的硅衬底。上述技术方案具有如下优点或有益效果：本专利技术通过采用化学下游刻蚀工艺在湿法刻蚀之前先对先前形成的沟槽进行表面进行平滑处理，从而使得在后续湿法刻蚀工艺中能够较好地控制沟槽的形貌，并且通过在湿法刻蚀之后对沟槽的参数进行测量，从而基于这些参进一步优化刻蚀工艺中的工艺条件，使得能够更为精确地控制刻蚀之后形成的源漏沟槽的形貌和尺寸。附图说明参考所附附图，以更加充分的描述本专利技术的实施例。然而，所附附图仅用于说明和阐述，并不构成对本专利技术范围的限制。图1是本专利技术方法实施例中进行步骤S1后的器件结构示意图；图2是本专利技术方法实施例中进行步骤S2后的器件结构示意图；图3A～3E是本专利技术方法实施例中的CDE工艺步骤的原理示意图；图4是本专利技术方法实施例中进行步骤S31后的器件结构示意图；图5是本专利技术方法实施例中进行步骤S32后的器件结构示意图；图6是本专利技术方法实施例中进行步骤S33后的器件结构示意图；图7是本专利技术方法实施例中进行步骤S4后的器件结构示意图。具体实施方式本专利技术提供了一种半导体器件的制备工艺，主要在干法刻蚀形成U形沟槽以及进一步湿法刻蚀形成Σ形沟槽之间增加对U形沟槽表面进行平滑处理的工艺步骤，从而使得U形沟槽表面的粗糙程度得以改善，利于后续湿法刻蚀过程中对沟槽形貌进行精确控制。本专利技术的半导体器件的制备工艺主要包括以下步骤：步骤S1、提供一半导体衬底，于半导体之上制备栅堆叠结构后，于半导体衬底临近栅堆叠结构的区域中形成轻掺杂区；步骤S2、干法刻蚀轻掺杂区，以于半导体衬底中形成沟槽；步骤S3、对沟槽的内部表面进行平滑处理后，刻蚀沟槽的内部表面，以于沟槽的侧壁中形成尖状凹陷；步骤S4、于沟槽中外延生长应力层。下面结合附图和具体实施例对比本专利技术方法进行详细说明。如图1所示，首先进行步骤S1：提供一半导体衬底0，在该半导
体上制备栅堆叠结构1后，于半导体衬底0临近该栅堆叠结构的区域中形成轻掺杂区。作为该步骤的一个优选实施例，该半导体衬底0的材质为硅，该栅堆叠结构1包括栅极11和覆盖栅极两侧侧壁上的栅极侧墙12，其中，栅极11的材质可以为多晶硅。然后进行步骤S2：干法刻蚀上述的轻掺杂区，以在该半导体衬底中0形成沟槽2。具体的，该步骤S2可以按照以下方式进行实施，以栅堆叠结构1为阻挡对半导体衬底0进行干法刻蚀，从而在该半导体衬底中形成沟槽。在一个实施例中，该沟槽是横截面呈U形的沟槽2，分别位于栅堆叠结构1两侧的半导体衬底0中。当半导体衬底0中的栅堆叠结构1为多个时，上述的沟槽形成于两相邻栅堆叠结构之间的半导体衬底中。上述的U形的沟槽的深度可根据具体工艺需求进行控制。上述的刻蚀可采用干法刻蚀工艺进行。由于在经过上述步骤S2的刻蚀工艺之后所形成的沟槽的内壁表面较为粗糙，不利于后续工艺中对产品关键尺寸的控制，因此，在本专利技术中需要引入步骤S3对上述结构进行处理。所以进行步骤S3：对沟槽的内部表面进行平滑处理后，刻蚀沟槽的内部表面，以在沟槽的侧壁中形成尖状凹陷。在一个具体的实施例中，上述的步骤S3可以进一步包括步骤S31：对沟槽的内部表面进行平滑处理后，沟槽内部表面形成一层氧化层，其中，平滑处理可以采用化学下游刻蚀(Chemical Downstream Etch，CDE)工艺进行，其工艺参数可以包括：功率为100～200W(如100W、150W、200W等)；CH4气体流量为100～1000sccm(如100sccm、
200sccm、500sccm、1000sccm等)；温度为0～200℃(0℃、100℃、200℃等)；时间为10～600s(10s、100s、200s、600s等)。本领域的技术人员应该理解，上述的工艺参数的数值可以根据实际工艺需求在合理的范围内进行取值，并不局限于上述所列本文档来自技高网...

【技术保护点】
一种半导体器件的制备工艺，其特征在于，应用于MOS应力结构的制备工艺中，所述制备工艺包括：步骤S1、提供一半导体衬底，于所述半导体之上制备栅堆叠结构后，于所述半导体衬底临近所述栅堆叠结构的区域中形成轻掺杂区；步骤S2、干法刻蚀所述轻掺杂区，以于所述半导体衬底中形成沟槽；步骤S3、对所述沟槽的内部表面进行平滑处理后，刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷；步骤S4、于所述沟槽中外延生长应力层。

【技术特征摘要】
1.一种半导体器件的制备工艺，其特征在于，应用于MOS应力结构的制备工艺中，所述制备工艺包括：步骤S1、提供一半导体衬底，于所述半导体之上制备栅堆叠结构后，于所述半导体衬底临近所述栅堆叠结构的区域中形成轻掺杂区；步骤S2、干法刻蚀所述轻掺杂区，以于所述半导体衬底中形成沟槽；步骤S3、对所述沟槽的内部表面进行平滑处理后，刻蚀所述沟槽的内部表面，以于所述沟槽的侧壁中形成尖状凹陷；步骤S4、于所述沟槽中外延生长应力层。2.如权利要求1所述的半导体器件的制备工艺，其特征在于，在步骤S3和步骤S4之间还包括：检测临近所述栅堆叠结构一侧的所述尖状凹陷相对于所述栅堆叠结构之间的水平位置；若所述水平位置不满足工艺要求则进行步骤S3；若所述水平位置满足工艺要求则进行步骤S4。3.如权利要求2所述的半导体器件的制备工艺，其特征在于，所述栅堆叠结构包括栅极和覆盖栅极两侧侧壁的栅极侧墙。4.如权利要求3所述的半导体器件的制备工艺，其特征在于，当所述尖状凹陷不位于所述栅堆叠结构中栅极侧墙的正下方时，所述水平位置不满足工艺要求。5.如权利要求1所述的半导体器件的制备工艺，其特征在于，
\t步骤S3中，采用化学下游刻蚀工艺进行所述平滑处理。6.如权利要求5所述的半导体器件的制备工艺，其特征在于，所述化学下游刻蚀工艺的具体工艺参数包括：功率为100～200W；CH4气体流量为100～1000sccm；温度为0～200℃；时间为10～600s。7.如权利要求5所述的半导体器件的制备工艺，...

【专利技术属性】
技术研发人员：张海洋，王冬江，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31