半导体器件的结构和方法技术

本发明专利技术公开了半导体器件的结构和方法。该半导体器件包括具有第一器件区和第二器件区的衬底。第一器件区包括第一源极/漏极(S/D)区，并且第二器件区包括多个第二S/D区。该半导体器件还包括位于第一S/D区中的多个第一凹槽以及多个第二凹槽，每个第二S/D区中具有一个第二凹槽。该半导体器件还包括具有底部和顶部的第一外延部件，其中，每个底部均位于第一凹槽中的一个中，并且顶部位于第一S/D区上方。该半导体器件还包括多个第二外延部件，每个第二外延部件均具有位于第二凹槽中的一个中的底部。第二外延部件彼此分隔开。

Structure and method of semiconductor device

The invention discloses a structure and a method of a semiconductor device. The semiconductor device includes a substrate having a first device region and a second device region. The first device region includes a first source / drain (S/D) region, and a second device region includes a plurality of second S/D regions. The semiconductor device further includes a plurality of first recesses in the first S/D region and a plurality of second grooves, each of which has a second groove in each of the second regions. The semiconductor device further includes a first epitaxial member having a bottom and a top, each of which is located in one of the first grooves, and the top is located above the first S/D region. The semiconductor device further includes a plurality of second epitaxial components, each of which has a bottom portion in one of the second grooves. Second epitaxial parts are separated from each other.

【技术实现步骤摘要】

本专利技术涉及集成电路器件，更具体地，涉及半导体器件的结构和方法。
技术介绍
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代IC都具有比前一代IC更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增大，而几何尺寸(即，使用制造工艺可以构建的最小组件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增大了处理和制造IC的复杂性。例如，随着通过各种技术节点按比例缩小诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件，已经使用外延(epi)半导体材料实现应变的源极/漏极部件(例如，应力源区)以增强载流子迁移率并且改进器件性能。形成具有应力源区的MOSFET通常外延生长硅(Si)以形成用于n型器件的凸起的源极和漏极(S/D)部件以及外延生长硅锗(SiGe)以形成用于p型器件的凸起的S/D部件。已经采用针对这些S/D部件的形状、配置和材料的各种技术以进一步改进晶体管器件性能。虽然现有的方法对于它们的预期目的通常能够满足，但是它们不是在所有方面都完全令人满意。
技术实现思路
为了解决现有技术中存在的问题，本专利技术提供了一种形成半导体器件的方法，包括：提供具有第一器件区和第二器件区的半导体衬底，其中，所述第一器件区包括第一源极/漏极(S/D)区，并且所述第二器件区包括多个第二S/D区；在所述第一S/D区中蚀刻多个第一凹槽，并且在所述第
二S/D区中蚀刻多个第二凹槽；在所述第一凹槽中生长第一多个第一外延部件，并且在所述第二凹槽中生长第二多个第一外延部件；以及在所述第一多个第一外延部件上方生长第三多个第二外延部件，并且在所述第二多个第一外延部件上方生长第四多个第二外延部件，其中，所述第三多个第二外延部件合并为合并的第二外延部件，而所述第四多个第二外延部件彼此分隔开。在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开。在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe。在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均具有在从约10％至约80％的范围内的Ge与Si的比率。在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，掺杂剂浓度在从约2×e20cm-3至约3×e21cm-3的范围内。在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通过周期沉积和蚀刻(CDE)工艺形成的SiGe。在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通过周期沉积和蚀刻(CDE)工艺形成的SiGe，其中，形成所述第一外延部件的所述CDE工艺使用在H2中具有约1％至约10％的GeH4的沉积气体混合物、蚀刻气体HCl，并且所述沉积气体混合物的流量与所述蚀刻气体的流量的比率为约2.5至约10。在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通过周期沉积和蚀刻(CDE)工艺形成的SiGe，其中，形成所述第一外延部件的所述CDE工艺使用在H2中具有约1％至约10％的GeH4的沉积气体混合物、蚀刻气体HCl，并且所述沉积气体混合物的流量与所述蚀刻气体的流量的比率为约2.5至约10，其中，所述沉积气体混合物的流量为约100标准立方厘米每分钟(sccm)至约1000sccm，并且所述蚀刻气体的流量为约50sccm至约1000sccm。在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通过周期沉积和蚀刻(CDE)工艺形成的SiGe，其中，形成所述第三外延部件的所述CDE工艺使用在H2中具有约1％至约10％的GeH4的沉积气体混合物、蚀刻气体HCl，并且所述沉积气体混合物的流量与所述蚀刻气体的流量的比率为约2.5至约10。在上述方法中，所述方法还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开，其中，所述半导体衬底是硅衬底，并且所述合并的第二外延部件提供位于(100)硅晶面中的顶面。在上述方法中，其中，所述多个第一凹槽包括至少三个凹槽。在上述方法中，其中，所述第一器件区用于形成逻辑场效应晶体管(FET)器件，并且所述第二器件区用于形成SRAM FET器件。根据本专利技术的另一方面，提供了一种形成FinFET器件的方法，包括：提供具有第一器件区和第二器件区的硅衬底，其中，所述第一器件区包括第一硅鳍，并且所述第二器件区包括多个第二硅鳍；在所述第一硅鳍的S/D区中蚀刻多个第一凹槽，并且在所述第二硅鳍的S/D区中蚀刻多个第二凹槽；在所述第一凹槽中生长第一多个第一外延部件，并且在所述第二凹槽中生长第二多个第一外延部件；在所述第一多个第一外延部件上方生长第三多个第二外延部件，并且在所述第二多个第一外延部件上方生长第四多个第二外延部件，其中，所述第三多个第二外延部件合并为合并的第二外延部件，而所述第四多个第二外延部件彼此分隔开；以及在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开。在上述方法中，其中，所述第一外延部件、所述第二外延本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，包括：提供具有第一器件区和第二器件区的半导体衬底，其中，所述第一器件区包括第一源极/漏极(S/D)区，并且所述第二器件区包括多个第二S/D区；在所述第一S/D区中蚀刻多个第一凹槽，并且在所述第二S/D区中蚀刻多个第二凹槽；在所述第一凹槽中生长第一多个第一外延部件，并且在所述第二凹槽中生长第二多个第一外延部件；以及在所述第一多个第一外延部件上方生长第三多个第二外延部件，并且在所述第二多个第一外延部件上方生长第四多个第二外延部件，其中，所述第三多个第二外延部件合并为合并的第二外延部件，而所述第四多个第二外延部件彼此分隔开。

【技术特征摘要】
2014.11.06 US 14/535,0051.一种形成半导体器件的方法，包括：提供具有第一器件区和第二器件区的半导体衬底，其中，所述第一器件区包括第一源极/漏极(S/D)区，并且所述第二器件区包括多个第二S/D区；在所述第一S/D区中蚀刻多个第一凹槽，并且在所述第二S/D区中蚀刻多个第二凹槽；在所述第一凹槽中生长第一多个第一外延部件，并且在所述第二凹槽中生长第二多个第一外延部件；以及在所述第一多个第一外延部件上方生长第三多个第二外延部件，并且在所述第二多个第一外延部件上方生长第四多个第二外延部件，其中，所述第三多个第二外延部件合并为合并的第二外延部件，而所述第四多个第二外延部件彼此分隔开。2.根据权利要求1所述的方法，还包括：在所述合并的第二外延部件上方生长第三外延部件，同时保持所述第四多个第二外延部件彼此分隔开。3.根据权利要求2所述的方法，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件中的每个均包括SiGe。4.根据权利要求3所述的方法，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均具有在从约10％至约80％的范围内的Ge与Si的比率。5.根据权利要求3所述的方法，其中，用硼原位掺杂所述第一外延部件、所述第二外延部件和所述第三外延部件，其中，掺杂剂浓度在从约2×e20cm-3至约3×e21cm-3的范围内。6.根据权利要求3所述的方法，其中，所述第一外延部件、所述第二外延部件和所述第三外延部件均包括通过周期沉积和蚀刻(CDE)工艺形成的SiGe。7.根据权利要求6所述的方法，其中，形成所述第一外延部件的所述
\tCDE工艺使用在H2中具有约1...

【专利技术属性】
技术研发人员：李宜静，李昆穆，李启弘，李资良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71