一种新型整数时延矫正算法的FPGA实现电路制造技术

本实用新型专利技术公开了一种新型整数时延矫正算法的FPGA实现电路，利用FPGA构建电路，在FPGA内设置有ROM器件、幅度计算模块、地址计数器、控制模块、幅度差计算器、方差计算器、最小项比较器及延迟矫正模块，所述ROM器件连接幅度计算模块，幅度计算模块连接幅度差计算器，幅度差计算器连接方差计算器，方差计算器提供地址计数器与ROM器件相连接，控制模块分别连接最小项比较器和方差计算器，最小项比较器与延迟矫正模块相连接；采用FPGA进行硬件电路的构建，解决了DPD系统中的信号时延估计与矫正（整数部分）的问题，进一步平衡算法准确性和FPGA实现难度，并能为后续的电路提供对齐的功放输入IQ信号和功放输出IQ信号。

【技术实现步骤摘要】

本技术涉及雷达数据处理
，具体的说，是一种新型整数时延矫正算法的FPGA实现电路。
技术介绍
数字预失真(Digital Predistortion——DPD)作为目前主流的功放线性化技术得到了广泛的运用。而在整个DPD的设计中，首要解决的问题就是延时校正问题。搭建预失真系统时，初始时刻是没有预失真器的，此时预失真器相当于短路。数字基带信号xin(n)(I,Q两路)经过模拟域后最终得到反馈信号xfb(n)。而xin(n)与xfb(n)之间是存在时延的。学习器算法收敛后得到预失真器参数，然后拷贝参数至预失真器。学习器学习出的参数是否准确高度依赖于xin(n)与xfb(n)是否做了精确的时延矫正。正是由于预失真器的搭建对于时延十分敏感，所以时延矫正是DPD设计首要解决的任务。通常，时延由两部分组成：整数时延和分数时延。整数时延即为采样间隙的整数倍，分数时延小于一个采样间隙。分数时延只需要在整数时延矫正后对信号进行插值滤波然后采用与整数时延矫正相同的方法即可，而整数时延计算量较大更容易出错。近年来，人们研究了很多延时校正算法；假设定义一个代价方程：R(ni)＝f{xin(n),xfb(n-ni)

【技术保护点】
一种新型整数时延矫正算法的FPGA实现电路，其特征在于：利用FPGA构建电路，在FPGA内设置有ROM器件、幅度计算模块、地址计数器、控制模块、幅度差计算器、方差计算器、最小项比较器及延迟矫正模块，所述ROM器件连接幅度计算模块，幅度计算模块连接幅度差计算器，幅度差计算器连接方差计算器，方差计算器提供地址计数器与ROM器件相连接，控制模块分别连接最小项比较器和方差计算器，最小项比较器与延迟矫正模块相连接。

【技术特征摘要】
1.一种新型整数时延矫正算法的FPGA实现电路，其特征在于：利用FPGA构建电路，在FPGA内设置有ROM器件、幅度计算模块、地址计数器、控制模块、幅度差计算器、方差计算器、最小项比较器及延迟矫正模块，所述ROM器件连接幅度计算模块，幅度计算模块连接幅度差计算器，幅度差计算器连接方差计算器，方差计算器提供地址计数器与ROM器件相连接，控制模块分别连接最小项比较器和方差计算器，最小项比较器与延迟矫正模块相连接。2.根据权利要求1所述的一种新型整数时延矫正算法的FPGA实现电路，其特征在于：所述ROM器件内设置有第一ROM和第二ROM，第一ROM和第二ROM皆与幅度计算模块相连接，在所述第二ROM内还设置有用于进行移位操作的移位区。3.根据权利要求2所述的一种新型整数时延矫正算法的FPGA实现电路，其特征在于：所述幅度计算模块内设置有与第一ROM相连接的第一幅度计算器和与第二ROM相连接的第二幅度计算器，第...

【专利技术属性】
技术研发人员：黄建军，敬佳鑫，江才纯，李玉柏，
申请(专利权)人：成都能通科技有限公司，电子科技大学，
类型：新型
国别省市：四川;51