静电放电保护器件及其制造方法技术

本发明专利技术公开了一种静电放电保护器件及其制造方法。所述静电放电保护器件，包括整流器件和开基极双极晶体管，所述整流器件的阳极和阴极分别为第一掺杂区和半导体衬底，所述开基极双极晶体管的发射区、基区和集电区分别为第二掺杂区、外延半导体层和半导体衬底，所述第一掺杂区和所述第二掺杂区穿过掺杂层延伸至所述外延半导体层中的预定深度。所述掺杂层可以抑制第二掺杂区周围产生的诱导掺杂区，从而减小所述开基极双极晶体管的寄生电容，提高响应速度。

Electrostatic discharge protection device and method of manufacturing the same

The invention discloses an electrostatic discharge protection device and a manufacturing method thereof. The electrostatic discharge protection device, comprising a rectifying device and a base bipolar transistor, the anode and the cathode of the rectifying device respectively a first doped region and the semiconductor substrate, wherein the base emitter region, bipolar transistor base region and the collector region respectively second doped region, epitaxial semiconductor layer and the semiconductor substrate, the the first doped region and the second doped region through the doped layer extends into the epitaxial semiconductor layer in a predetermined depth. The doping layer can induce the inhibition of the second doped region around the doped region is generated, thereby reducing the parasitic capacitance, bipolar transistor, improve response speed.

【技术实现步骤摘要】

本专利技术涉及半导体器件及其制造方法，更具体地，涉及静电放电(ESD)保护器件及其制造方法。
技术介绍
静电放电(ESD)是集成电路芯片与外部物体之间的电荷释放和转移现象。由于在短时间释放大量电荷，因此ESD产生的能量远高于芯片的承受能力，可能导致芯片的功能暂时失效甚至永久损坏。在芯片制造过程中，可以采用防静电手环或防静电服减小ESD的损害。在芯片制造完成之后，由于芯片的使用环境差异大，因此芯片很容易受到与外部物体之间的静电放电的影响。在芯片中设备ESD保护器件以提供静电释放路径，可以为芯片自身提供有效的保护，从而提供集成电路芯片的可靠性和使用寿命。在现代的电子产品(例如智能手机、笔记本电脑、平板电脑和LED显示器等)中，安装在印刷电路板(PCB)上的高速数据端口，例如HDMI、USB、DVI等，广泛地采用ESD保护器件提供保护。这些ESD保护器件或者是分立器件，或者集成在芯片内部。对于高速数据端口的保护，ESD保护器件必须具有高响应速度。ESD保护器件的响应速度主要受到自身电容的影响。为了提高响应速度，优选地将ESD保护器件的电容设置为小于0.5pF。进一步地，ESD保护器件还应当具有高静电放电能力。可以基于多种电路结构实现ESD保护器件。图1示出一种ESD保护器件的示意性电路结构。该ESD保护器件包括并联连接在输入输出端I/O和接地端GND之间的开基极双极晶体管(open base bipolar transistor)DT和整流二极管D1。输入输出端I/O例如是高速数据端口中的端子。开基极双极晶体管DT即基极开路的NPN三极管。在ESD保护器件的断开状态，输入输出端I/O用于数据传输。在静电释放时，开基极双极晶体管DT在输入输出端I/O至接地端GND的方向上导通，或者，整流器件D1在接地端GND至输入输出端I/O的方向上导通，从而提供静电的放电路径。图2示出图1所示的ESD保护器件的寄生电容的等效电路。在ESD保护器件中，开基极双极晶体管DT的基板和发射极结可以等效为整流二极管，基极-集电极结可以等效为齐纳二极管。整流二极管D1的寄生电容表示为C1，开基极双极晶体管DT中的基极-发射极结电容表示为C2，基极-集电极结电容表示为CZ。为了获得低应用电压，如12V、8V、5V、3.3V等，基极-集电极的掺杂浓度提高且结面积增加，从而开基极双极晶体管DT的寄生电容CZ比C2大得多。进一步地，由于开基极双极晶体管DT和整流二极管D1彼此并联连接，开基极双极晶体管DT的寄生电容C2和CZ串联连接，该ESD保护器件的等效电容C(I/O-GND)≈C1+C2。也即，该ESD保护器件的等效电容主要决定于整流二极管D1的寄生电容C1和开基极双极晶体管DT的等效电容C2。然而，现有制造方法在开基极双极晶体管DT中引入诱导掺杂区，使得开基极双极晶体管DT的等效电容C2也增加。期望进一步改进ESD保护器件的制造方法以提高ESD保护器件的响应速度。
技术实现思路
有鉴于此，本专利技术提供一种ESD保护器件及其制造方法，其中通过形成附加的掺杂层减小ESD保护器件的寄生电容。根据本专利技术的一方面，提供一种静电放电保护器件，包括：半导体衬底，所述半导体衬底为第一掺杂类型；埋层，所述埋层的至少一部分表面暴露在所述半导体衬底的表面上，所述埋层为第二掺杂类型，第一掺杂类型与第二掺杂类型相反；外延半导体，所述外延半导体层位于所述半导体衬底和所述埋层上，并且隔开成第一部分和第二部分，所述外延半导体层的第一部分为第一掺杂类型和第二掺杂类型之一，所述外延半导体层的第二部分为第二掺杂类型；第一掺杂区，位于所述外延半导体层的第一部分中，所述第一掺杂区为第二掺杂类型；第二掺杂区，位于所述外延半导体层的第二部分中，所述第二掺杂区为第一掺杂类型；以及位于第二掺杂区周围的掺杂层，所述掺杂层为第二掺杂类型，其中，所述静电放电保护器件包括整流器件和开基极双极晶体管，所述整流器件的阳极和阴极分别为所述第一掺杂区和所述半导体衬底，所述开基极双极晶体管的发射区、基区和集电区分别为所述第二掺杂区、所述外延半导体层和所述半导体衬底，所述第一掺杂区和所述第二掺杂区穿过所述掺杂层延伸至所述外延半导体层中的预定深度。优选地，所述外延半导体层的第一部分接触所述半导体衬底的表面，所述外延半导体层的第二部分接触所述埋层的表面。优选地，所述外延半导体层的第一部分为第一掺杂类型，所述整流器件的阴极包括所述外延半导体层的第一部分。优选地，所述外延半导体层的第一部分为第二掺杂类型，所述整流器件的阳极包括所述外延半导体层的第一部分。优选地，所述开基极双极晶体管的基区还包括所述埋层。优选地，还包括：层间介质层，位于所述掺杂层上。优选地，所述掺杂层与所述层间介质层接触。优选地，所述掺杂层的掺杂浓度高于所述外延半导体层的掺杂浓度。优选地，所述掺杂层的掺杂浓度在1e12～5e15cm-3的范围内。优选地，还包括：扩展环，所述扩展环围绕所述第二掺杂区，并且与所述第二掺杂区彼此隔开，所述扩展环为第一掺杂类型。优选地，所述扩展环穿过所述掺杂层延伸至所述外延半导体层中的预定深度。优选地，还包括：隔离结构，所述隔离结构从所述外延半导体层的表面延伸至所述半导体衬底中，从而将所述外延半导体层分成所述第一部分和所述第二部分。优选地，所述隔离结构为所述第一掺杂类型的掺杂区或沟槽隔离。优选地，所述第一掺杂类型为N型和P型之一，所述第二掺杂类型为N型和P型中的另一个。根据本专利技术的另一方面，提供一种静电放电保护器件的制造方法，包括：在半导体衬底中形成埋层，所述半导体衬底和所述埋层分别为第一掺杂类型和第二掺杂类型，第一掺杂类型与第二掺杂类型相反；在所述半导体衬底和所述埋层上形成外延半导体，所述外延半导体层的第一部分为第一掺杂类型和第二掺杂类型之一，所述外延半导体层的第二部分为第二掺杂类型；在所述外延半导体层的第一部分中形成第一掺杂区，所述第一掺杂区为第二掺杂类型；在所述外延半导体层的第二部分中形成第二掺杂区，所述第二掺杂区为第一掺杂类型；将所述外延半导体层的第一部分和第二部分彼此隔开；以及在所述外延半导体层中形成掺杂层，所述掺杂层位于所述第二掺杂区周围，并且为第二掺杂类型，其中，所述第一掺杂区和所述第二掺杂区穿过所述掺杂层延伸至所述外延半导体层中的预定深度。优选地，形成外延半导体的步骤包括：外延生长第二掺杂类型的外延半导体层。优选地，形成外延半导体层的步骤包括：外延生长第一掺杂类型的外延半导体层；以及利用埋层对所述外延半导体层的第二部分进行自掺杂，将所述外延半导体层的第二部分转变成第二掺杂类型。优选地，还包括：在所述掺杂层上形成层间介质层。优选地，所述掺杂层与所述层间介质层接触。优选地，所述掺杂层的掺杂浓度高于所述外延半导体层的掺杂浓度。优选地，所述掺杂层的掺杂浓度在1e12～5e15cm-3的范围内。优选地，还包括：在所述外延半导体中形成扩展环，所述扩展环围绕所述第二掺杂区，并且与所述第二掺杂区彼此隔开，所述扩展环为第一掺杂类型。优选地，所述扩展环穿过所述掺杂层延伸至所述外延半导体层中的预定深度。优选地，在形成第一掺杂区的步骤和形成第二掺杂区的步骤之后，还包括：形成隔离结构，所述隔离结构从所述外延半导体层本文档来自技高网...

【技术保护点】
一种静电放电保护器件，包括：半导体衬底，所述半导体衬底为第一掺杂类型；埋层，所述埋层的至少一部分表面暴露在所述半导体衬底的表面上，所述埋层为第二掺杂类型，第一掺杂类型与第二掺杂类型相反；外延半导体，所述外延半导体层位于所述半导体衬底和所述埋层上，并且隔开成第一部分和第二部分，所述外延半导体层的第一部分为第一掺杂类型和第二掺杂类型之一，所述外延半导体层的第二部分为第二掺杂类型；第一掺杂区，位于所述外延半导体层的第一部分中，所述第一掺杂区为第二掺杂类型；第二掺杂区，位于所述外延半导体层的第二部分中，所述第二掺杂区为第一掺杂类型；以及位于第二掺杂区周围的掺杂层，所述掺杂层为第二掺杂类型，其中，所述静电放电保护器件包括整流器件和开基极双极晶体管，所述整流器件的阳极和阴极分别为所述第一掺杂区和所述半导体衬底，所述开基极双极晶体管的发射区、基区和集电区分别为所述第二掺杂区、所述外延半导体层和所述半导体衬底，所述第一掺杂区和所述第二掺杂区穿过所述掺杂层延伸至所述外延半导体层中的预定深度。

【技术特征摘要】
1.一种静电放电保护器件，包括：半导体衬底，所述半导体衬底为第一掺杂类型；埋层，所述埋层的至少一部分表面暴露在所述半导体衬底的表面上，所述埋层为第二掺杂类型，第一掺杂类型与第二掺杂类型相反；外延半导体，所述外延半导体层位于所述半导体衬底和所述埋层上，并且隔开成第一部分和第二部分，所述外延半导体层的第一部分为第一掺杂类型和第二掺杂类型之一，所述外延半导体层的第二部分为第二掺杂类型；第一掺杂区，位于所述外延半导体层的第一部分中，所述第一掺杂区为第二掺杂类型；第二掺杂区，位于所述外延半导体层的第二部分中，所述第二掺杂区为第一掺杂类型；以及位于第二掺杂区周围的掺杂层，所述掺杂层为第二掺杂类型，其中，所述静电放电保护器件包括整流器件和开基极双极晶体管，所述整流器件的阳极和阴极分别为所述第一掺杂区和所述半导体衬底，所述开基极双极晶体管的发射区、基区和集电区分别为所述第二掺杂区、所述外延半导体层和所述半导体衬底，所述第一掺杂区和所述第二掺杂区穿过所述掺杂层延伸至所述外延半导体层中的预定深度。2.根据权利要求1所述的静电放电保护器件，其中，所述外延半导体层的第一部分接触所述半导体衬底的表面，所述外延半导体层的第二部分接触所述埋层的表面。3.根据权利要求1所述的静电放电保护器件，其中，所述外延半导体层的第一部分为第一掺杂类型，所述整流器件的阴极包括所述外延半导体层的第一部分。4.根据权利要求1所述的静电放电保护器件，其中，所述外延半导体层的第一部分为第二掺杂类型，所述整流器件的阳极包括所述外延半导体层的第一部分。5.根据权利要求1所述的静电放电保护器件，其中，所述开基极双极晶体管的基区还包括所述埋层。6.根据权利要求1所述的静电放电保护器件，还包括：层间介质层，位于所述掺杂层上。7.根据权利要求6所述的静电放电保护器件，其中，所述掺杂层与所述层间介质层接触。8.根据权利要求6所述的静电放电保护器件，其中，所述掺杂层的掺杂浓度高于所述外延半导体层的掺杂浓度。9.根据权利要求8所述的静电放电保护器件，其中，所述掺杂层的掺杂浓度在1e12～5e15cm-3的范围内。10.根据权利要求6所述的静电放电保护器件，还包括：扩展环，所述扩展环围绕所述第二掺杂区，并且与所述第二掺杂区彼此隔开，所述扩展环为第一掺杂类型。11.根据权利要求10所述的静电放电保护器件，其中，所述扩展环穿过所述掺杂层延伸至所述外延半导体层中的预定深度。12.根据权利要求1所述的静电放电保护器件，还包括：隔离结构，所述隔离结构从所述外延半...

【专利技术属性】
技术研发人员：王世军，姚飞，殷登平，
申请(专利权)人：矽力杰半导体技术杭州有限公司，
类型：发明
国别省市：浙江;33