一种基于并行施加测试激励的低功耗扫描测试方法及装置制造方法及图纸

本发明专利技术公开了一种基于并行施加测试激励的低功耗扫描测试方法及装置，该方法包括如下步骤：S1.将被测电路中的扫描单元划分构建成为若干条等长的扫描链；S2.依次向各扫描链施加测试使能信号和测试时钟脉冲，直到遍历完所有扫描链；S3.同时对所有扫描链施加捕获时钟，同时捕获各扫描链中扫描单元的响应输出，并依次输出所捕获的响应输出。以及实现该方法的低功耗扫描测试装置；该装置包括扫描链构建模块、扫描激励模块和扫描捕获模块。本发明专利技术具有实现方法简单、灵活性高、功耗低、测试时间短、能够适用于多条扫描链的扫描测试等优点。

Low power consumption scanning test method and device based on parallel applied test excitation

The invention discloses a device and a low power scan testing method based on parallel applying test stimuli, the method comprises the following steps: S1. will be measured in the scanning unit division circuit built into the scan chain several equal length S2.; turn to each scan chain by applying test enable signal and test clock pulse, until the traversal all the scan chain; at the same time for all S3. scan chain is applied at the same time capture capture clock, response output unit scanning each scan chain, and sequentially outputs the captured output response. The device comprises a scan chain construction module, a scanning excitation module and a scanning capture module. The invention has the advantages of simple realization method, high flexibility, low power consumption, short test time, etc. the utility model can be suitable for scanning test of multiple scan chains.

【技术实现步骤摘要】

本专利技术涉及集成电路的扫描测试
，尤其涉及一种低功耗扫描测试方法及装置。
技术介绍
随着集成电路工艺尺寸的进一步减小，制造良率也越来越难以保证，可测性设计成为当今芯片研发与制造越来越不可或缺的技术。但是，由于故障测试强调高故障覆盖率与短测试时间，因此故障测试的激励所造成的芯片内部逻辑翻转概率要远大于正常功能模式下芯片内部逻辑的翻转概率，由此造成测试功耗数倍于正常功能模式下的功耗。若芯片在测试过程长时间处于高功耗状态，或是峰值功耗超出承受范围，则可能发生不可逆转的结构损伤，进而影响产品的可靠性与良品率。因此，低功耗可测性设计技术显得越来越重要。如图1所示为当前传统的基于多扫描链结构的串行移位扫描测试结构，该测试方法需要将被测电路划分为m条扫描链，每条扫描链上的扫描单元数目可以不等。将两组测试激励图案（test pattern）施加给被测电路，分别进行如下操作。其时序如图2所示：1、串行移位模式。如图2中左斜线矩形区域覆盖的时间即为测试激励串行移入的阶段，右斜线矩形区域覆盖的时间即为测试响应串行移出的阶段。除了第一组测试激励的移入与最后一组测试响应的移出以外，上一组测试响应的移出与下一组测试激励的移入可以同时进行。串行移位模式总共持续的时间为：Tshift = n×(pat_nu+1)；其中n是最长扫描链上触发器的个数，pat_nu是测试激励图案（test pattern）的个数。2、响应捕获模式。如图2中竖线矩形区域覆盖的时间即为被测电路对刚移入的测试激励图案（test pattern）的响应捕获阶段。由于各扫描链的组合逻辑之间可能会存在相互交联的情况，所以必须对所有扫描链同时捕获。响应捕获模式总共持续的时间为：Tcapture = 1×pat_nu；因此总的测试时间Ttest = Tshift+Tcapture = (n+1)×pat_nu+n由上可知，传统的基于多扫描链结构的串行移位扫描测试方法虽然能够以少量的硬件开销有效地达到很高的故障覆盖率，但存在以下缺点：1、串行移位模式下扫描单元巨大的移位功耗：由于上述的传统多扫描链结构的可测性设计在扫描测试模式下会进行大量的串行移位操作，但凡测试激励（或测试响应）中0→1或1→0的跳变，都会沿着扫描链上的每一个扫描单元一直传递，直至该组测试激励施加完毕（或上一组激励的捕获响应都完全移出）；2、串行移位模式下组合逻辑巨大的动态功耗：由于上述的传统多扫描链结构的可测性设计中扫描单元（以扫描触发器为例）的值频繁的翻转，由扫描触发器Q端所驱动的组合逻辑也会因Q端值的跳变而跳变，进而产生不必要的组合逻辑翻转功耗。3、测试过程中时钟树巨大的功耗：由图2可以看出在整个测试过程中，每一条扫描链的测试时钟都处于活跃状态，对于大型芯片设计而言，时钟树的功耗会占很大一部分。
技术实现思路
本专利技术要解决的技术问题就在于：针对现有技术存在的技术问题，本专利技术提供一种实现方法简单、灵活性高、功耗低、测试时间短、能够适用于多条扫描链的扫描测试的基于并行施加测试激励的低功耗扫描测试方法及装置。为解决上述技术问题，本专利技术提出的技术方案为：一种基于并行施加测试激励的低功耗扫描测试方法，其特征在于，包括如下步骤：S1. 将被测电路中的扫描单元划分构建成为若干条等长的扫描链；S2. 依次向各扫描链施加测试使能信号和测试时钟脉冲，直到遍历完所有扫描链；S3. 同时对所有扫描链施加捕获时钟，同时捕获各扫描链中扫描单元的响应输出，并依次输出所捕获的响应输出。作为本专利技术的进一步改进，所述步骤S1的具体步骤包括：S1.1. 获取所述被测电路中扫描单元的总数dff_sum，向被测电路中增加m×n-dff_sum个虚拟扫描单元，将所述被测电路划分为m条扫描链，每条扫描链包含n个扫描单元；S1.2. 打断扫描链中各扫描单元之间的串行通路，建立被测电路的并行输入与并行输出。作为本专利技术的进一步改进，所述打断扫描链中各扫描单元之间的串行通路通过切断同一条扫描链上前级扫描单元的Q端与下级扫描单元的SI端之间的连接实现。作为本专利技术的进一步改进，所述建立被测电路的并行输入与并行输出包括：S1.2.1. 修改扫描链中各扫描单元的测试激励的施加路径：将各扫描链中位置序号相同的扫描单元的SI端并联，共用同一个测试激励施加端口，建立起被测电路的并行输入；S1.2.2. 修改扫描链中各扫描单元的捕获响应输出路径：在扫描单元的Q端后设置一个三态门，将三态门的使能端与扫描单元的SE端连接，使所述三态门和所述扫描单元被同一个使能信号触发，将各扫描链中位置序号相同的扫描单元的三态门的输出端并联，建立起被测电路的并行输出。作为本专利技术的进一步改进，所述步骤S2的具体步骤包括：依次为每条扫描链施加长度为一个测试时针周期的测试使能信号和长度为半个测试时钟周期的测试时钟脉冲，为每条扫描链施加的所述测试时钟脉冲均比所述测试使能信号晚半个测试时钟周期，直到遍历完所有扫描链。一种基于并行施加测试激励的低功耗扫描测试装置，包括：扫描链构建模块：用于将被测电路中的扫描单元划分构建成为若干条等长的扫描链；扫描激励模块：用于依次向各扫描链施加测试使能信号和测试时钟脉冲，直到遍历完所有扫描链；扫描捕获模块：用于同时对所有扫描链施加捕获时钟，同时捕获各扫描链中扫描单元的响应输出，并依次输出所捕获的响应输出。作为本专利技术的进一步改进，所述扫描链构建模块包括：扫描链划分模块：用于获取所述被测电路中扫描单元的总数dff_sum，向被测电路中增加m×n-dff_sum个虚拟扫描单元，将所述被测电路划分为m条扫描链，每条扫描链包含n个扫描单元；并行输入输出构建模块：用于打断扫描链中各扫描单元之间的串行通路，建立被测电路的并行输入与并行输出。作为本专利技术的进一步改进，所述并行输入输出构建模块还用于切断同一条扫描链上前级扫描单元的Q端与下级扫描单元的SI端之间的连接。作为本专利技术的进一步改进，所述并行输入输出构建模块包括：并行输入构建模块：用于修改扫描链中各扫描单元的测试激励的施加路径：将各扫描链中位置序号相同的扫描单元的SI端并联，共用同一个测试激励施加端口，建立起被测电路的并行输入；并行输出构建模块：用于修改扫描链中各扫描单元的捕获响应输出路径：在扫描单元的Q端后设置一个三态门，将三态门的使能端与扫描单元的SE端连接，使所述三态门和所述扫描单元被同一个使能信号触发，将各扫描链中位置序号相同的扫描单元的三态门的输出端并联，建立起被测电路的并行输出。作为本专利技术的进一步改进，所述扫描激励模块用于依次为每条扫描链施加长度为一个测试时针周期的测试使能信号和长度为半个测试时钟周期的测试时钟脉冲，为每条扫描链施加的所述测试时钟脉冲均比所述测试使能信号晚半个测试时钟周期，直到遍历完所有扫描链。与现有技术相比，本专利技术的优点在于：1、本专利技术通过打断扫描链，避免了传统扫描测试中串行移位模式下测试码（或捕获响应）中0→1或1→0跳变沿扫描单元一直传递的行波效应，从而减少了扫描单元上的动态功耗，进而也减少了扫描单元驱动的组合逻辑因扫描单元值的跳变而跳变的动态功耗。2、本专利技术通过轮询测试时钟脉冲轮流激活每一条扫描链，未被激活的扫描链上时钟树功耗为0，从而减少了测试过程中时钟树上的功耗。3、本专利技术通本文档来自技高网...

【技术保护点】
一种基于并行施加测试激励的低功耗扫描测试方法，其特征在于，包括如下步骤：S1. 将被测电路中的扫描单元划分构建成为若干条等长的扫描链；S2. 依次向各扫描链施加测试使能信号和测试时钟脉冲，直到遍历完所有扫描链；S3. 同时对所有扫描链施加捕获时钟，同时捕获各扫描链中扫描单元的响应输出，并依次输出所捕获的响应输出。

【技术特征摘要】
1.一种基于并行施加测试激励的低功耗扫描测试方法，其特征在于，包括如下步骤：S1. 将被测电路中的扫描单元划分构建成为若干条等长的扫描链；S2. 依次向各扫描链施加测试使能信号和测试时钟脉冲，直到遍历完所有扫描链；S3. 同时对所有扫描链施加捕获时钟，同时捕获各扫描链中扫描单元的响应输出，并依次输出所捕获的响应输出。2.根据权利要求1所述的基于并行施加测试激励的低功耗扫描测试方法，其特征在于：所述步骤S1的具体步骤包括：S1.1. 获取所述被测电路中扫描单元的总数dff_sum，向被测电路中增加m×n-dff_sum个虚拟扫描单元，将所述被测电路划分为m条扫描链，每条扫描链包含n个扫描单元；S1.2. 打断扫描链中各扫描单元之间的串行通路，建立被测电路的并行输入与并行输出。3.根据权利要求2所述的基于并行施加测试激励的低功耗扫描测试方法，其特征在于，所述打断扫描链中各扫描单元之间的串行通路通过切断同一条扫描链上前级扫描单元的Q端与下级扫描单元的SI端之间的连接实现。4.根据权利要求3所述的基于并行施加测试激励的低功耗扫描测试方法，其特征在于，所述建立被测电路的并行输入与并行输出包括：S1.2.1. 修改扫描链中各扫描单元的测试激励的施加路径：将各扫描链中位置序号相同的扫描单元的SI端并联，共用同一个测试激励施加端口，建立起被测电路的并行输入；S1.2.2. 修改扫描链中各扫描单元的捕获响应输出路径：在扫描单元的Q端后设置一个三态门，将三态门的使能端与扫描单元的SE端连接，使所述三态门和所述扫描单元被同一个使能信号触发，将各扫描链中位置序号相同的扫描单元的三态门的输出端并联，建立起被测电路的并行输出。5.根据权利要求4所述的基于并行施加测试激励的低功耗扫描测试方法，其特征在于：所述步骤S2的具体步骤包括：依次为每条扫描链施加长度为一个测试时针周期的测试使能信号和长度为半个测试时钟周期的测试时钟脉冲，为每条扫描链施加的所述测试时钟脉冲均比所述测试使能信号晚半个测试时钟周期，直到遍历完所有扫描链。6.一种基...

【专利技术属性】
技术研发人员：郭阳，邓丁，宋结兵，李振涛，张臻阳，
申请(专利权)人：中国人民解放军国防科学技术大学，
类型：发明
国别省市：湖南;43