时序控制电路制造技术

本发明专利技术提供一种时序控制电路，包括依次连接的，第一时钟信号生成装置、第二时钟信号生成装置以及第三时钟信号生成装置，第一时钟信号生成装置接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置触发生成第一时钟信号，第一占空比控制模块控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置生成第二时钟信号，第二占空比控制模块控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置生成脉冲时钟信号。整个时序控制电路，不同的时钟信号都是跟前一个时钟有关系，当前一个时钟变化的时候自动反应到后面的时钟上去，实现对时序进行合理且有效的管理。

Sequential control circuit

The present invention provides a timing control circuit comprises the first clock signal generating device, a second clock signal generating device and a third clock signal generating device, the original clock signal generating device receives a first clock signal input, when the initial clock signal into the rising edge, the first clock signal generating device generates a first clock signal trigger first, the duty ratio control module controls the first clock signal duty cycle, when the first clock signal into a falling edge, the second clock signal generation device generates a second clock signal, second duty cycle control module controls the second duty cycle of the clock signal, the second clock signal into the falling edge of the clock signal generation device third. The pulse clock signal generation. The timing control circuit, clock signal are different in front of a clock, when a clock change automatic reaction to the back of the clock to achieve a reasonable and effective management on time.

【技术实现步骤摘要】

本专利技术涉及计算机
，特别是涉及时序控制电路。
技术介绍
时序控制电路用于协调、控制动作(程序或指令)执行的先后顺序，被广泛应用在计算机领域中。以计算机中CAM RAM为例，CAM RAM是CAM(Content-addressable memorg，内容可寻址存储器)和RAM(random access memory，随机存储器)的组合部件，CAMRAM通常需要配合来工作。CAM RAM主要是用在cpu(Central Processing Unit，中央处理器)的缓存上，缓存是cpu存储系统当中的非常关键部件，它的速度通常是跟cpu的速度一致，有了缓存就可以根据时间和空间的分配方案来提高cpu的访问数据的能力。因此有必要对CAM RAM的时序策略做详细的研究。然而，目前尚无一种时序控制电路对CAM RAM时序进行合理且有效管理。
技术实现思路
基于此，有必要针对目前尚无一种时序控制电路对CAM RAM时序进行合理且有效管理的问题，提供一种时序控制电路，实现对CAM RAM时序进行合理且有效管理。一种时序控制电路，包括依次连接的第一时钟信号生成装置、第二时钟信号生成装置以及第三时钟信号生成装置，第一时钟信号生成装置内置有第一占空比控制模块，第二时钟信号生成装置内置有第二占空比控制模块；第一时钟信号生成装置接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置触发生成第一时钟信号，第一占空比控制模块控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置生成第二时钟信号，第二占空比控制模块控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置生成脉冲时钟信号。本专利技术时序控制电路，包括依次连接的第一时钟信号生成装置、第二时钟信号生成装置以及第三时钟信号生成装置，第一时钟信号生成装置接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置触发生成第一时钟信号，第一占空比控制模块控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置生成第二时钟信号，第二占空比控制模块控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置生成脉冲时钟信号。整个时序控制电路，不同的时钟信号都是跟前一个时钟(接收到的时钟信号)有关系，当前一个时钟变化的时候自动反应到后面的时钟(输出的时钟信号)上去，这种时序调整方案非常紧密方便，不会造成额外的时序浪费，实现对时序进行合理且有效的管理。附图说明图1为本专利技术时序控制电路其中一个实施例的结构示意图；图2为本专利技术时序控制电路其中一个实施例的电路原理示意图；图3为本专利技术时序控制电路其中一个应用实例的结构示意图；图4为本专利技术时序控制电路其中一个应用实例的电路原理示意图；图5为本专利技术时序控制电路其中一个应用实例中输出信号的波形示意图。具体实施方式Clock Control(时钟控制)模块是用来处理进来的clock(时钟)信号，产生不同相位的clock，如CMP_CLK(比较搜索时钟信号)、SAP_CLK(比较采样时钟信号)、SA_CLK(灵敏放大器时钟脉冲),这些clock的相位精准度直接影响到电路能否正常工作，同时本专利技术时序控制电路还在Clock control电路中加入了时序可调，以及时序可以跟踪的效果，使得电路在硅片(外部输入信号)上很容易调整出极限频率，从而使得性能大大提高。在本专利技术时序控制电路中，第一时钟信号、第二时钟信号、第三时钟信号按时间先后顺序产生，第一时钟信号和第二时钟信号都采用时钟自我控制电路，第一时钟信号只跟初始时钟信号的上升沿有关系，对初始时钟信号的占空比没有要求，因此也只对时钟上升有抖动的要求，优于一般的以时钟的高电平来控制内部时钟。第二时钟信号直接利用第一时钟信号的下降沿来控制产生，这样控制的好处是当第一时钟信号结束可以采样时可以紧接着产生第二时钟信号，避免额外的时序开销。第三时钟信号由第二时钟信号的下降沿产生一个窄脉冲来控制灵敏放大器的工作。这里要着重指出的是当第一时钟信号的脉冲调整时，第二时钟信号的时序会自动跟着第一时钟信号的脉冲宽度移动，另外第三时钟信号也是会直接跟踪第一时钟信号和第二时钟信号的脉冲调节而自动调节移动，从而方便时序的调整达到高速的目的。如图1所示，一种时序控制电路，包括依次连接的第一时钟信号生成装置100、第二时钟信号生成装置200以及第三时钟信号生成装置300，第一时钟信号生成装置100内置有第一占空比控制模块120，第二时钟信号生成装置200内置有第二占空比控制模块220；第一时钟信号生成装置100接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置100触发生成第一时钟信号，第一占空比控制模块120控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置200生成第二时钟信号，第二占空比控制模块220控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置300生成脉冲时钟信号。本专利技术时序控制电路，包括依次连接的第一时钟信号生成装置100、第二时钟信号生成装置200以及第三时钟信号生成装置300，第一时钟信号生成装置100接收外部输入的初始时钟信号，当初始时钟信号进入上升沿时，第一时钟信号生成装置100触发生成第一时钟信号，第一占空比控制模块120控制第一时钟信号的占空比，当第一时钟信号进入下降沿时，第二时钟信号生成装置200生成第二时钟信号，第二占空比控制模块220控制第二时钟信号的占空比，当第二时钟信号进入下降沿时，第三时钟信号生成装置300生成脉冲时钟信号。整个时序控制电路，不同的时钟信号都是跟前一个时钟(接收到的时钟信号)有关系，当前一个时钟变化的时候自动反应到后面的时钟(输出的时钟信号)上去，这种时序调整方案非常紧密方便，不会造成额外的时序浪费，实现对时序进行合理且有效的管理。如图2所示，在其中一个实施例中，第一时钟信号生成装置100包括第一开关管T1、第二开关管T2、第三开关管T3、第四开关管T4、第一反相器I1、第二反相器I2、第三反相器I3以及第四反相器I4；第一开关管T1的输入端连接外部电源，第一开关管T1的输出端与第二开关管T2的输入端连接，第二开关管T2的输出端与第三开关管T3的输入端连接，第三开关管T3的输出端接地，第一开关管T1的控制端与第一反相器I1的输出端连接，第二开关管T2的控制端与第二反相器I2的输入端连接，且第二开关管T2的控制端接收初始时钟信号，第三开关管T3的控制端与第二反相器I2的输出端连接，第三反相器I3的输入端分别与第一开关管T1的输出端以及第二开关管T2的输入端连接，第三反相器I3的输出端分别与第四开关管T4的控制端以及第一占空比控制模块120连接，第四开关管T4的输入端连接外部电源，第四开关管T4的输出端分别与第一占空比控制模块120以及第四反相器I4的输入端连接，第四反相器I4的输出端分别与第二时钟信号生成装置200以及第一反相器I1的输入端连接。初始时钟信号上升沿来的时候，由于第三开关管T3的控制端有奇数个反向器，第二开关管T2与第三开关管T3会有短暂的同时导通时间，把第一开关管T1和第二开关本文档来自技高网...

【技术保护点】
一种时序控制电路，其特征在于，包括依次连接的第一时钟信号生成装置、第二时钟信号生成装置以及第三时钟信号生成装置，所述第一时钟信号生成装置内置有第一占空比控制模块，所述第二时钟信号生成装置内置有第二占空比控制模块；所述第一时钟信号生成装置接收外部输入的初始时钟信号，当所述初始时钟信号进入上升沿时，所述第一时钟信号生成装置触发生成第一时钟信号，所述第一占空比控制模块控制第一时钟信号的占空比，当所述第一时钟信号进入下降沿时，所述第二时钟信号生成装置生成第二时钟信号，所述第二占空比控制模块控制所述第二时钟信号的占空比，当所述第二时钟信号进入下降沿时，所述第三时钟信号生成装置生成脉冲时钟信号。

【技术特征摘要】
1.一种时序控制电路，其特征在于，包括依次连接的第一时钟信号生成装置、第二时钟信号生成装置以及第三时钟信号生成装置，所述第一时钟信号生成装置内置有第一占空比控制模块，所述第二时钟信号生成装置内置有第二占空比控制模块；所述第一时钟信号生成装置接收外部输入的初始时钟信号，当所述初始时钟信号进入上升沿时，所述第一时钟信号生成装置触发生成第一时钟信号，所述第一占空比控制模块控制第一时钟信号的占空比，当所述第一时钟信号进入下降沿时，所述第二时钟信号生成装置生成第二时钟信号，所述第二占空比控制模块控制所述第二时钟信号的占空比，当所述第二时钟信号进入下降沿时，所述第三时钟信号生成装置生成脉冲时钟信号。2.根据权利要求1所述的时序控制电路，其特征在于，所述第一时钟信号生成装置包括第一开关管、第二开关管、第三开关管、第四开关管、第一反相器、第二反相器、第三反相器以及第四反相器；所述第一开关管的输入端连接外部电源，所述第一开关管的输出端与所述第二开关管的输入端连接，所述第二开关管的输出端与所述第三开关管的输入端连接，所述第三开关管的输出端接地，所述第一开关管的控制端与所述第一反相器的输出端连接，所述第二开关管的控制端与所述第二反相器的输入端连接，且所述第二开关管的控制端接收所述初始时钟信号，所述第三开关管的控制端与所述第二反相器的输出端连接，所述第三反相器的输入端分别与所述第一开关管的输出端以及所述第二开关管的输入端连接，所述第三反相器的输出端分别与所述第四开关管的控制端以及所述第一占空比控制模块连接，所述第四开关管的输入端连接外部电源，所述第四开关管的输出端分别与所述第一占空比控制模块以及所述第四反相器的输入端连接，所述第四反相器的输出端分别与所述第二时钟信号生成装置以及所述第一反相器的输入端连接。3.根据权利要求2所述的时序控制电路，其特征在于，所述第一占空比控制模块包括第五开关管、第六开关管、第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管以及第十二开关管；所述第五开关管的输入端、所述第六开关管的输入端、所述第七开关管的输入端以及所述第八开关管的输入端均与所述第四开关管的输出端以及所述第四反相器的输入端连接，所述第五开关管的控制端与所述第三反相器的输出端连接，所述第五开关管的控制端、所述第六开关管的控制端、所述第七开关管的控制端以及所述第八开关管的控制端依次连接，所述第五开关管的输出端与所述第九开关管的输入端连接，所述第六开关管的输出端与所述第十开关管的输入端连接，所述第七开关管的输出端与所述第十一开关管的输入端连接，所述第八开关管的输出端与所述第十二开关管的输入端连接，所述第九开关管的输出端、所述第十开关管的输出端、所述第十一开关管的输出端以及所述第十二开关管的输出端均接地，所述第九开关管的控制端、所述第十开关管的控制端、所述第十一开关管的控制端以及所述第十二开关管的控制端分别接收外部控制信号。4.根据权利要求2所述的时序控制电路，其特征在于，所述第一时钟信号生成装置还包括第一电容，所述第一电容的一端与所述第四反相器的输入端连接，所述第一电容的另一端接地。5.根据权利要求2所述的时序控制电路，其特征在于，所述第二反相器包括依...

【专利技术属性】
技术研发人员：郭敏，谢海春，蒋汉柏，廖北平，
申请(专利权)人：醴陵恒茂电子科技有限公司，
类型：发明
国别省市：湖南;43