半导体集成电路制造技术

本发明专利技术所提供的半导体集成电路可包括：包括导电回路的电感器；以及临近所述导电回路设置的多个高磁导率图案。在本发明专利技术中，高磁导率图案靠近电感器的导电回路设置，以便平均(average)半导体集成电路的电感器的磁场的分布。因此，通过设置高磁导率图案可缓和传统电感器的内部绕组上的电流拥塞，由此可增大电感值并减少交流电阻率值，最终质量因子有效被改善。

Semiconductor integrated circuit

The semiconductor integrated circuit provided by the invention can include an inductor including a conductive circuit, and a plurality of high permeability patterns disposed adjacent the conductive circuit. In the present invention, a high permeability pattern is disposed adjacent to the conductive loop of the inductor so as to provide an average (average) distribution of the magnetic field of the inductor of the semiconductor integrated circuit. Therefore, by setting a high permeability pattern, the current congestion on the inner winding of the traditional inductor can be alleviated, and the inductance value can be increased and the AC resistance value can be reduced.

【技术实现步骤摘要】
本申请要求申请日为2015年5月27日，专利号为62/166,705的美国临时专利的优先权，该美国临时专利的全部内容均包含在本申请中。
本专利技术涉及集成电路领域，尤其涉及半导体集成电路。
技术介绍
许多的电子产品具有半导体集成电路(Semiconductor Integrated Circuits，IC)来提供电气(electricity)控制，其中，所述半导体集成电路中的集成的电感器(inductor)通常用于射频或高速电路设计中用来调节容性负载(capacitive loading)。集成的电感器的质量因子(Quality factor)为所述集成的电感器的电感值与电阻率值(resistivity value)的比值。质量因子是控制接收器的噪声系数、发射机和功率放大器的效率的最重要指标。因此，对于制造商而言，改善集成的电感器的质量因子非常重要。
技术实现思路
本专利技术提供一种半导体集成电路，可有效改善集成电路的电感器的质量因子。本专利技术所提供的半导体集成电路可包括：包括导电回路的电感器；以及临近所述导电回路设置的多个高磁导率图案。在本专利技术中，高磁导率图案靠近电感器的导电回路设置，以便平均(average)半导体集成电路的电感器的磁场的分布。因此，通过设置高磁导率图案可缓和传统电感器的内部绕组上的电流拥塞，由此可增大电感值并减少交流电阻率值，最终质量因子有效被改善。【附图说明】图1为依据本专利技术的第一实施例的半导体集成电路的俯视图。图2为依据图1所示的交叉线2-2′的半导体集成电路的局部截面图。图3为依据本专利技术的第一实施例的第一不同的实施例的半导体集成电路的局部截面图。图4为依据本专利技术的第一实施例的第二不同的实施例的半导体集成电路的局部截面图。图5为依据本专利技术的第一实施例的第三不同的实施例的半导体集成电路的局部截面图。图6为依据本专利技术的第一实施例的第四不同的实施例的半导体集成电路的局部截面图。图7为依据本专利技术的第二实施例的半导体集成电路的俯视图。图8为依据本专利技术的第三实施例的半导体集成电路的俯视图。【具体实施方式】以下将列举本专利技术一些实施例的详细实现，其中一部分实施例将结合附图进行描述。参考图1和图2，图1为依据本专利技术的第一实施例的半导体集成电路的俯视图，图2为依据图1所示的交叉线2-2′的半导体集成电路的局部截面图。本专利技术的半导体集成电路100可为(但不限于)集成的无源装置(passive device)(或称之为：被动装置)，其建造在上表面带有基础绝缘层204的基板(substrate)202上。基板202为半导体基板，例如，硅基板，但并不限于此。例如，所述基板可为包括底物的硅(例如，碳化硅基板)、硅基III-V族(III-V group-on-silicon)(例如，硅上GaN(即氮化镓))，硅基石墨烯(graphene-on-silicon)(或称之为：石墨烯硅基)基板，绝缘硅(silicon-on-insulator)基板或不同实施例中的含有基板的外延层。基础绝缘层204可为氧化层，它的厚度例如可为5微米。半导体集成电路100包括电感器1001和多个高磁导率图案(high permeability pattern)1002。电感器1001包括形成在基板202上的导电回路102。本实施例的电感器1001为平面螺旋电感器(planar spiral inductor)，因此，导电回路102为平面螺旋状。但是，本专利技术并不限于使用平面螺旋类型的电感器，导电回路的其他很多类型，例如，螺线管电感器或叠层螺旋电感器也可用于本专利技术中。导电回路102由至少一个导电层构成。所述导电层可包括任意的导电材料，例如，金属和金属氧化物。在该实施例中，导电回路102包括三个导电层，它们从下往上分别是第一导电层210、第二导电层212，以及第三导电层214。所述
三个导电层可由相同的材料或不同的材料所构成。在该实施例中，该三个导电层均由铜构成，但不限于此。第三导电层214形成导电回路102的线圈部1021和连接部1024。在该实施例中，线圈部1021为电感器1001的线圈且为平面螺旋状。连接部1024可将电感器1001电连接至外部装置(例如，一个电路或焊盘区)。第一导电层210包括桥接部1022用于电连接线圈部1021和连接部1024。第二导电层212在桥接部1022与线圈部1021或连接部1024之间的重叠部上形成接触插头(contact plug)1023。在该实施例中，桥接部1022位于线圈部1021和连接部1024的下面，但是在其他实施例中，桥接部1022可位于线圈部1021和连接部1024的上面。在此情形下，桥接部1022由第三导电层214构成，线圈部1021或者连接部1024由第一导电层210构成。在该实施例中，第一导电层210、第二导电层212，以及第三导电层214分别具有2-3微米的厚度，但不限于此。另外，在一些实施例中，接触插头1023和电感器1001的上部元件部分(例如，线圈部1021)由相同的导电层构成，这意味着，接触插头1023和线圈部1021同时被形成。例如，当形成线圈部1021的材料层时，同时采用相同的材料层填充插头洞以形成接触插头1023。此外，电感器1001的第一导电层210、第二导电层212以及第三导电层214在层间电介(Interlayer Dielectric，ILD)层216中形成，其中，层间电介层216例如可由氧化物材料所构成。电感器1001的制造工艺可为贴片被动电感(Post Passive Inductor，PPI)流程，但不限于此。电感器1001还包括由线圈部1021封闭(enclosed)，且邻近导电回路102的电介质(dielectric)区域106。本专利技术的高磁导率图案1002至少靠近导电回路102设置。在该实施例中，高磁导率图案1002设置在电介质区域106内，并由线圈部1021封闭。高磁导率图案1002由设置在基板202上的高磁导率层208所构成。每一个高磁导率图案1002之间彼此电隔离。在该实施例中，每一个高磁导率图案1002与形成电感器1001的导电层(第一导电层210、第二导电层212以及第三导电层214)电隔离，且每一个高磁导率图案1002相对于电路的接地端电性浮接。但是，值得注意的是，在不同的实施例中，高磁导率图案1002为接地屏蔽图案(pattern ground shielded，PGS)且与电路接地端电连接，以便产生较少的涡流损耗(eddy current loss)。另外，在该实施例中，高磁导率层208设置在包括电感器1001的导电层和基板202之间。高磁导率层208包括具有高磁导率的材料。例如，高磁导率层208可由铁，钴，镍，上述材料的合金，或者上述材料和合金的组合构成，但并不限于此。任何具有高磁导率的材料均可
作为本专利技术的高磁导率层208。在该实施例中，高磁导率图案1002由镍所构成，其磁导率为1.26*10-4至7.54*10-4。作为举例，高磁导率图案1002的厚度为0.1至10微米，但也不限于此。在一个不同的实施例中，高磁导率图案1002的厚度为2微米。在其他不同的实施例中，高磁导率图案1002的厚度本文档来自技高网...

【技术保护点】
一种半导体集成电路，其特征在于，包括：包括导电回路的电感器；以及临近所述导电回路设置的多个高磁导率图案。

【技术特征摘要】
2015.05.27 US 62/166,705;2016.02.16 US 15/044,1211.一种半导体集成电路，其特征在于，包括：包括导电回路的电感器；以及临近所述导电回路设置的多个高磁导率图案。2.如权利要求1所述的半导体集成电路，其特征在于，所述电感器还包括：临近所述导电回路的电介质区域；其中，所述高磁导率图案至少设置在所述电介质区域中。3.如权利要求2所述的半导体集成电路，其特征在于，所述电介质区域由所述导电回路封闭。4.如权利要求2所述的半导体集成电路，其特征在于，所述高磁导率图案还设置在包围所述导电回路的区域中。5.如权利要求1所述的半导体集成电路，其特征在于，所述导电回路由设置在基板上的至少一个导电层构成，所述高磁导率图案由设置在所述基板上的高磁导率层所构成。6.如权利要求5所述的半导体集成电路，其特征在于，所述高磁导率层设置在所述导电层和所述基板之间。7.如权利要求5所述的半导体集成电路，其特征在于，所述导电层设置在所述高磁导率层和所述基板之间。8.如权利要求5所述的半导体集成电路，其特征在于，所述导电回路...

【专利技术属性】
技术研发人员：蔡明达，李道一，洪建州，李东兴，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：中国台湾;71