半导体器件结构的结构和形成方法技术

本发明专利技术提供了半导体器件结构的结构和形成方法。半导体器件结构包括半导体衬底上方的鳍结构和覆盖鳍结构的一部分的栅叠件。栅叠件包括功函层和栅极介电层。半导体器件结构还包括位于半导体衬底上方并且与栅叠件相邻的隔离元件。隔离元件与功函层和栅极介电层直接接触，并且隔离元件的下部宽度大于隔离元件的上部宽度。

Structure and forming method of semiconductor device structure

The invention provides a structure of a semiconductor device structure and a method for forming the same. A semiconductor device structure includes a fin structure on a semiconductor substrate and a gate stack covering a portion of the fin structure. A gate stack includes a power function layer and a gate dielectric layer. The structure of the semiconductor device further comprises an isolation element positioned above the semiconductor substrate and adjacent to the gate stack. The isolation element is in direct contact with the power function layer and the gate dielectric layer, and the lower portion of the isolation element is greater than the upper portion of the isolation element.

【技术实现步骤摘要】
相关申请的交叉参考本申请涉及于2015年05月29日提交的名称为“Structure and formation method of semiconductor device structure”(对方案号P20150166US00)，序列号为14/725,118的美国共同待决和共同受让申请，其全部内容结合于此作为参考。
本专利技术总体涉及半导体领域，更具体地，涉及半导体器件结构以及形成方法。
技术介绍
半导体集成电路(IC)工业经历了快速增长。IC材料和设计中的技术进步产生了多代IC。每一代都具有比先前一代更小和更复杂的电路。在IC演化过程中，随着几何尺寸(即，使用制造工艺可以创建的最小组件(或线))减小，功能密度(即，每芯片面积的互连器件的数量)通常增大。通常，这种按比例缩小工艺通过增加生产效率和降低相关成本来提供益处。然而，这些进步增大了处理和制造IC的复杂度。由于部件尺寸不断减小，所以制造工艺不断变得越来越难执行。因此，形成尺寸越来越小的可靠的半导体器件存在挑战。
技术实现思路
根据本专利技术的一个方面，提供了一种半导体器件结构，包括：鳍结构，位于半导体衬底上方；栅叠件，覆盖所述鳍结构的一部分，其中，所述栅叠件包括功函层和栅极介电层；以及隔离元件，位于所述半导体衬底上方
并且与所述栅叠件相邻，其中，所述隔离元件与所述功函层和所述栅极介电层直接接触，并且所述隔离元件的下部宽度大于所述隔离元件的上部宽度。优选地，该半导体器件结构还包括：间隔元件，位于所述栅叠件的侧壁上方。优选地，所述功函层不与所述间隔元件直接接触。优选地，该半导体器件结构还包括：介电层，位于所述半导体衬底上方并且围绕所述栅叠件和所述隔离元件。优选地，所述功函层在所述鳍结构以及所述隔离元件的侧壁上方共形地延伸。根据本专利技术的另一方面，提供了一种半导体器件结构，包括：第一鳍结构和第二鳍结构，位于半导体衬底上方；第一栅叠件，覆盖所述第一鳍结构的一部分；第二栅叠件，覆盖所述第二鳍结构的一部分；以及隔离元件，与所述第一栅叠件和所述第二栅叠件相邻，其中，所述隔离元件的下部宽度大于所述隔离元件的上部宽度。优选地，所述隔离元件与所述第一栅叠件的第一功函层和所述第二栅叠件的第二功函层直接接触。优选地，该半导体器件结构还包括：间隔元件，位于所述栅叠件的侧壁上方，其中，所述第一功函层和所述第二功函层不与所述间隔元件直接接触。优选地，所述第一功函层在所述第一鳍结构以及所述隔离元件的第一侧壁上方共形延伸，而所述第二功函层在所述第二鳍结构以及所述隔离元件的第二侧壁上方共形延伸。优选地，该半导体器件结构还包括：第一栅极介电层，介于所述第一鳍结构与所述第一功函层之间；以及第二栅极介电层，介于所述第二鳍结构与所述第二功函层之间，其中，所述隔离元件与所述第一栅极介电层和所述第二栅极介电层均直接接触。优选地，所述第一栅极介电层和所述第二栅极介电层的材料相同。优选地，该半导体器件结构还包括：隔离部件，介于所述半导体衬底
与所述第一栅叠件之间，其中，所述隔离元件与所述隔离部件直接接触。优选地，所述隔离元件的侧壁与和所述隔离元件的底面平行的虚构位置之间的角度在大约10°至大约85°的范围内。优选地，该半导体器件结构还包括：介电层，位于所述半导体衬底上方并且围绕所述第一栅叠件、所述第二栅叠件和所述隔离元件。优选地，所述介电层和所述隔离元件的材料彼此不同。根据本专利技术的又一方面，提供了一种用于形成半导体器件结构的方法，包括：在半导体衬底上方形成第一鳍结构和第二鳍结构；在所述半导体衬底上方形成伪栅叠件，以部分地覆盖所述第一鳍结构和所述第二鳍结构；去除所述伪栅叠件，以在所述半导体衬底上方形成沟槽；在所述沟槽中形成栅极介电层；在所述栅极介电层中形成凹槽；在所述沟槽中形成隔离元件，以填充所述凹槽；以及在所述栅极介电层上方以及所述隔离元件的一侧壁上方形成功函层。优选地，该方法还包括：在所述半导体衬底上方形成介电层，以围绕所述伪栅叠件，其中，所述介电层围绕所述沟槽。优选地，该方法还包括：在所述栅极介电层上方以及所述隔离元件的第二侧壁上方形成第二功函层，其中，所述功函层不与所述第二功函层直接接触。优选地，在所述第二功函层之前形成所述功函层。优选地，该方法还包括：部分地去除所述隔离元件，使得所述隔离元件的下部宽度大于所述隔离元件的上部宽度。附图说明当结合附图进行阅读时，根据下面详细的描述可以更好地理解本专利技术的方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，可以任意地增加或减小各种部件的尺寸。图1至图1I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。图2A至图2G是根据一些实施例的用于形成半导体器件结构的工艺的
各个阶段的顶视图。图3A至图3D是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。具体实施方式以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本专利技术。当然，这些仅是实例并且不意欲限制本专利技术。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本专利技术可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。描述了本专利技术的一些实施例。图1至图1I是根据一些实施例的用于形成半导体器件结构的工艺的各个阶段的截面图。可以在图1A至图1I所描述的阶段之前、期间和/或之后提供附加的操作。对于不同的实施例，可以替代或取消所描述的一些阶段。可以将附加的部件添加到半导体器件结构中。对于不同的实施例，可以替代或取消以下所描述的一些部件。如图1A所示，提供半导体衬底100。在一些实施例中，半导体衬底100是块状半导体衬底，诸如半导体晶圆。例如，半导体衬底100是硅晶圆。半导体衬底100可以包括硅或诸如锗的其他元素半导体材料。在一些其他的实施例中，半导体衬底100包括化合物半导体。化合物半导体可以包括砷化镓、碳化硅、砷化铟、磷化铟、其他合适的化合物半导体或它们的组
合。在一些实施例中，半导体衬底100包括绝缘体上半导体(SOI)衬底。可以使用注氧分离(SIMOX)工艺、晶圆接合工艺、其他可应用的方法或它们的组合来制造SOI衬底。如图1A所示，通过虚线L将半导体衬底100分为部分110A和110B。在一些实施例中，两个或多个晶体管形成在半导体衬底100的部分110A和110B中和/或上方。在一些实施例中，p型金属氧化物半导体场效应晶体管(PMOSFET)和n型金属氧化物半导体场效应晶体管(N本文档来自技高网...

【技术保护点】
一种半导体器件结构，包括：鳍结构，位于半导体衬底上方；栅叠件，覆盖所述鳍结构的一部分，其中，所述栅叠件包括功函层和栅极介电层；以及隔离元件，位于所述半导体衬底上方并且与所述栅叠件相邻，其中，所述隔离元件与所述功函层和所述栅极介电层直接接触，并且所述隔离元件的下部宽度大于所述隔离元件的上部宽度。

【技术特征摘要】
2015.05.29 US 14/725,1181.一种半导体器件结构，包括：鳍结构，位于半导体衬底上方；栅叠件，覆盖所述鳍结构的一部分，其中，所述栅叠件包括功函层和栅极介电层；以及隔离元件，位于所述半导体衬底上方并且与所述栅叠件相邻，其中，所述隔离元件与所述功函层和所述栅极介电层直接接触，并且所述隔离元件的下部宽度大于所述隔离元件的上部宽度。2.根据权利要求1所述的半导体器件结构，还包括：间隔元件，位于所述栅叠件的侧壁上方。3.根据权利要求2所述的半导体器件结构，其中，所述功函层不与所述间隔元件直接接触。4.根据权利要求1所述的半导体器件结构，还包括：介电层，位于所述半导体衬底上方并且围绕所述栅叠件和所述隔离元件。5.根据权利要求1所述的半导体器件结构，其中，所述功函层在所述鳍结构以及所述隔离元件的侧壁上方共形地延伸。6.一种半导体器件结构，包括：第一鳍结构和第二鳍结构，位于半导体衬底上方；第一栅叠件，覆盖所述第一鳍结构的一部分；第二栅叠件，覆盖所述第二...

【专利技术属性】
技术研发人员：张哲诚，庄瑞萍，吕祯祥，陈威廷，刘又诚，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71