一种与非门阵列的操作方法技术

本发明专利技术公开了一种与非门阵列的操作方法。与非门阵列包括由数个存储单元所组成的数个区块。存储单元的一个区块包括数个串行。一通道侧电压可以施加至数个通道线。一控制电压可以施加至此些第一串行选择开关的一已选择子集合此些第二串行选择开关的末端可以浮接此些通道线。耦接于此些第一串行选择开关的一未选择子集合的部分此些存储单元的隧穿作用可以被抑制。字线侧擦除电压可以施加至已选择区块的字线，以于耦接于此些字线以及此些第一串行选择开关的已选择子集合的部分此些存储单元诱发隧穿作用。

【技术实现步骤摘要】

本专利技术是有关于一种高密度存储器装置，且特别是有关于一种与非门阵列的操作方法，用于闪存的页面擦除。
技术介绍
随着集成电路的元件的关键尺寸(critical dimension)朝向制造技术的极限缩小，设计者正寻求能够达成较大储存容量且达成较小每位单位成本(cost per bit)的技术。各种技术追求于含有多层存储单元(memory cell)的单芯片(single chip)。具有多层存储单元的三维与非门存储器(three-dimensional NAND memory)的运作包含了读取(read)、写入(write)及擦除(erase)。一般来说，擦除的动作通常执行于存储单元的数个区块(block)且每个区块包括存储单元的叠层层。而高密度与非门(high density NAND)特别是高密度三维与非门(high density 3D NAND)的存储单元的区块通常相当的大。当用户仅需改变三维与非门存储器的小部份编码时，形成了不方便的情况。随着三维与非门存储器的密度增加，叠层的层数也不断增加，造成了区块的尺寸越来越大，更影响擦除动作的便利性。因此，业界急需一种有效率且便利的三维与非门存储器的擦除技术。
技术实现思路
本专利技术是有关于一种与非门阵列(NAND array)的页面擦除方法。「页面」一词在此定义为位于通道线的一层叠层中的数个存储单元，其透过串行选择开关来选择。各个通道是透过阶梯接垫耦接于相对应的位线。「区块」一词指的是擦除操作中同时运作的数个与非门串行。于擦除操作中，所有的此些与非门串行通常是透过一共同源极线连接于一参考电压。擦除操作响应一共同控制讯号(shared control signal)。虽然参考线可能耦接到
其他电势，此共同控制讯号通常称为接地选择线(ground select line)的接地选择讯号。此外，一区块的所有的与非门串行连接于共享的数个字线。一区块的位线可以独立地连接于与非门串行，以响应串行选择线的一控制讯号(通常称做串行选择讯号)。在一区块擦除操作中，已选择区块的所有的串行选择讯号均同时运作，以擦除全部区块。区块通常设置于集成电路中，所以邻近的区块可以相互绝缘。一种与非门(NAND)阵列的操作方法。与非门阵列包括由数个存储单元所组成的数个区块。此些区块的其中之一包括数个与非门串行(NAND string)，此些与非门串行具有介于数个第一串行选择开关(first string select switch)及数个第二串行选择开关(second string select switch)的数个通道线(channel line)，且此些与非门串行共享介于此些第一串行选择开关及此些第二串行选择开关之间的数个字线(word line)。于一已选择区块(selected block)，透过第一串行选择开关，施加一通道侧电压(channel-side voltage)至通道线；施加一控制电压至此些第一串行选择开关的一已选择子集合，且控制电压低于通道侧电压；于此些第二串行选择开关的末端，浮接此些通道线；以及抑制耦接于此些第一串行选择开关的一未选择子集合的部分此些存储单元的隧穿作用(tunneling)。浮接的步骤包括透过此些第二串行选择开关，施加该通道侧电压至此些通道线及此些第二串行选择开关。抑制的步骤包括当该通道侧电压施加至耦接于该未选择子集合的此些通道线时，施加该通道侧电压至此些第一串行选择开关的该未选择子集合。一实施例，该已选择区块，施加数个字线侧擦除电压至此些字线，以诱发该隧穿作用于耦接至此些字线及此些第一串行选择开关的该已选择子集合的部分此些存储单元。另一实施例，该已选择区块，施加数个字线侧擦除电压至此些字线的一已选择子集合，以诱发该隧穿作用于耦接于此些字线的该已选择子集合及此些第一串行选择开关的该已选择子集合的部分此些存储单元。逻辑地选择此些字线的数个作为此些字线的该已选择子集合。施加数个字线侧抑制电压至此些字线的一未选择子集合，以抑制耦接于此些字线的该未选择子集合及此些第一串行选择开关的该未选择子集合的部分此些存储单元。在此描述的方法，于已选择区块，回应擦除耦接于此些第一串行选择开关的该已选择子集合的此些存储单元的一指令(command)。另外，此描述的方法，于已选择区块，回应擦除耦接于此些字线的已选择子集合的此些存储单元的一指令(command)，以及于已选择区块，耦接于此些第一串行选择开关的该已选择子集合。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1绘示集成电路(integrated circuit)的简化方块图。图2为可使用于类似图1的装置的三维与非门闪存阵列的一部分的示意图。图3绘示一三维垂直栅极(vertical gate,VG)与非门闪存阵列结构，其包括偶数区块(even block)及奇数区块(odd block)。图4为图3的三维与非门闪存阵列结构的布线图。图5绘示三维存储器的第一轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。图6绘示三维存储器的第二轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。图7绘示另一三维存储器的第一轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。图8绘示另一三维存储器的第二轮廓图形的区域及全局字线驱动器的存储单元区块的与非门串行的X-Y平面图。图9绘示采用图5及图7的电路执行页面擦除的时序图。图10绘示采用图6及图8的电路执行页面擦除的时序图。图11绘示页面擦除操作的流程图。【符号说明】100：集成电路110：与非门闪存阵列111：列译码器112、325-1WL～325-N WL、WL0、WL1、WL2、WL62、WL63、WL(i-n-2)、WL(i-n-1)、WL(i-n)、WL(i-2)、WL(i-1)、WL(i)、WL(i+1)、WL(i-2)、WL(i+n)、WL(i+n+1)、WL(i+n+2)：字线113：页面缓冲器114、BL-0、BL-1、BL-2、BL-3、GBLn+1、GBLn、GBLn-1：全局位线115：总线116：行译码器117：数据总线118：偏压安排单元119：状态机123：数据输入线124：其他电路200、202、204：垂直接线210、212、214、309、319、530、531、532、533、540、541：串行选择开关220、222、224、226：存储单元230、232、234：接垫240、242、244：支线258：群组译码器260：接地选择开关261：列译码器263：页面缓冲器269：状态机302、303、304、305、312、313、314、315、411、412、BL11、BL21、BL31：通道线302B、303B、304B、305B、312A、313A、314A、315A：阶梯接垫326、327、GSL：接地选择线328：源极线511：第一全局字线驱动器511g：第一全局字线512：第二全局字线驱动器512g：第二全局字线520、521：共同源极线551、751：第一子集合552、752：第二子集合560、56本文档来自技高网...

【技术保护点】
一种与非门(NAND)阵列的操作方法，该与非门阵列包括由多个存储单元所组成的多个区块，其中这些区块的其中之一包括多个与非门串行(NAND string)，这些与非门串行具有介于多个第一串行选择开关(first string select switch)及多个第二串行选择开关(second string select switch)的多个通道线(channel line)，且这些与非门串行共享介于这些第一串行选择开关及这些第二串行选择开关之间的多个字线(word line)，该方法包括：于一已选择区块(selected block)，透过这些第一串行选择开关，施加一通道侧电压(channel‑side voltage)至这些通道线；施加一控制电压至这些第一串行选择开关的一已选择子集合，该控制电压低于该通道侧电压；于这些第二串行选择开关的末端，浮接这些通道线；以及抑制耦接于这些第一串行选择开关的一未选择子集合的部分这些存储单元的隧穿作用(tunneling)。

【技术特征摘要】
1.一种与非门(NAND)阵列的操作方法，该与非门阵列包括由多个存储单元所组成的多个区块，其中这些区块的其中之一包括多个与非门串行(NAND string)，这些与非门串行具有介于多个第一串行选择开关(first string select switch)及多个第二串行选择开关(second string select switch)的多个通道线(channel line)，且这些与非门串行共享介于这些第一串行选择开关及这些第二串行选择开关之间的多个字线(word line)，该方法包括：于一已选择区块(selected block)，透过这些第一串行选择开关，施加一通道侧电压(channel-side voltage)至这些通道线；施加一控制电压至这些第一串行选择开关的一已选择子集合，该控制电压低于该通道侧电压；于这些第二串行选择开关的末端，浮接这些通道线；以及抑制耦接于这些第一串行选择开关的一未选择子集合的部分这些存储单元的隧穿作用(tunneling)。2.根据权利要求1所述的操作方法，其中浮接的步骤包括：透过这些第二串行选择开关，施加该通道侧电压至这些通道线及这些第二串行选择开关。3.根据权利要求1所述的操作方法，其中抑制的步骤包括：当该通道侧电压施加至耦接于该未选择子集合的这些通道线时，施加该通道侧电压至这些第一串行选择开关的该未选择子集合。4.根据权利要求1所述的操作方法，更包括：于该已选择区块，施加多个字线侧擦除电压至这些字线，以诱发该隧穿作用于耦接至这些字线及这些第一串行选择开关的该已选择子集合的部分这些存储单元。5.根据权利要求1所述的操作方法，更包括：于该已选择区块，施加多个字线侧擦除电压至这些字线的一已选择子集合，以诱发该隧穿作用于耦接于这些字线的该已选择子集合及这些第一串行选择开关的该已选择子集合的部分这些存储单元。6.根据权利要求5所述的操作方法，更包括：逻辑地选择这些字线的多个作为这些字线的该已选择子集合。7.根据权利要求1所述的操作方法，更包括：施加多个字线侧抑制电压至这些字线的一未选择子集合，以抑制耦接于这些字线的该未选择子集合及这些第一串行选择开关的该未选择子集合的部分这些存储单元。8.根据权利要求1所述的操作方法，更包括：于该已选择区块，回应擦除耦接于这些第一串行选择开关的该已选择子集合的这些存储单元的一指令(command)，执行施加该通道侧电压的步骤、施加该控制电压的步骤、浮接的步骤、以及抑制的步骤。9.一存储器，包括：一与非门(NAND)阵列，该与非门阵列包括由多个存储单元所组成的多个区块，其中这些区块的其中之一包括多个与非门串行(NAND string)，这些与非门串行具有介于多个第一串行选择开关(first string select switch)及多个第二串行选择开关(second string select switch)的多个通道线(channel line)，且这些与非门串行共享介于这些第一串行选择开关及这些第二串行选择开关之间的多个字线(word line)；以及一控制器，耦接于一已选择区块中该存储单元，该控制器包括多个逻辑电路(logic)，这些逻辑电路用以于该已选择区块，透过这些第一串行选择开关，施加一通道侧电压(chann...

【专利技术属性】
技术研发人员：张国彬，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71