半导体器件制造技术

本发明专利技术公开一种半导体器件，其包含：基底、设于基底上的栅极结构、环绕栅极结构的层间介电层、设于层间介电层内的第一接触插塞、设于层间介电层上的第二介电层、设于第二介电层中并电连接第一接触插塞的第二接触插塞、以及设于第二接触插塞及第二介电层之间的侧壁子。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件(元件，device)，尤其涉及一种于接触插塞与介电层之间设置侧壁子的半导体器件。
技术介绍
近年来，随着场效晶体管(field effect transistor,FET)器件尺寸持续地缩小，已知的平面式(planar)场效晶体管器件的发展已面临制程(制造工艺，工艺，process)上的极限。为了克服制程限制，以非平面(non-planar)的场效晶体管器件例如鳍状场效晶体管(fin field effect transistor,Fin FET)器件来取代平面晶体管器件已成为目前的主流发展趋势。由于鳍状场效晶体管器件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子信道(沟道)区域的控制，从而降低小尺寸器件面临的漏致势垒降低(drain induced barrier lowering,DIBL)效应，并可以抑制短沟道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管器件在同样的栅极长度下会具有更宽的沟道宽度，因而可获得加倍的漏极驱动电流。甚至，晶体管器件的阈值电压(threshold voltage)亦可通过调整栅极的功函数而加以调控。然而，在已知的鳍状场效晶体管器件制程中，结合金属栅极与接触插塞等器件的制程时仍因制程上的限制遇到一些瓶颈，例如相互连接的接触插塞常因接触孔形成的精准度不佳而向外突出，造成虎牙(tiger tooth)现象并影响器件的整体电性能表现。因此如何改良现有鳍状场效晶体管制程与架构即为现今一重要课题。
技术实现思路
本专利技术的较佳实施例公开一种半导体器件，其包含：基底、设于该基底上的栅极结构、环绕该栅极结构的层间介电层、设于该层间介电层内的第一接触插塞、设于该层间介电层上的第二介电层、设于该第二介电层中并电连接该第一接触插塞的第二接触插塞、以及设于该第二接触插塞及该第二介电
层之间的侧壁子。该半导体器件还可包含：设于该层间介电层上的第一介电层；设于该层间介电层及该第一介电层中的该第一接触插塞；设于该第一介电层上的停止层；以及设于该停止层及该第二介电层中的该第二接触插塞。该第一介电层及该第二介电层可包含氧化硅。该停止层可包含氮化硅。该侧壁子可选自氧化硅、氮化硅、氮氧化硅及氮碳化硅。本专利技术的另一实施例公开一种半导体器件，其包含：基底、设于该基底上的栅极结构、环绕该栅极结构的层间介电层、设于该层间介电层内的第一接触插塞、设于该层间介电层上的第二介电层、设于该第二介电层中并电连接该第一接触插塞和该栅极结构的第二接触插塞、以及设于该第二接触插塞及该第二介电层之间的侧壁子。该半导体器件还可包含：设于该层间介电层上的第一介电层；设于该层间介电层及该第一介电层中的该第一接触插塞；设于该第一介电层上的停止层；以及设于该停止层、该第一介电层及该第二介电层中的该第二接触插塞。该第一介电层及该第二介电层可包含氧化硅。该停止层可包含氮化硅。该侧壁子可选自氧化硅、氮化硅、氮氧化硅及氮碳化硅。该半导体器件还可包含截头侧壁子，其设于该第二介电层中并设于该第一接触插塞及该栅极结构之间。附图说明图1至图3为本专利技术的较佳实施例的制作半导体器件的方法示意图。图4至图7为本专利技术的另一实施例的制作半导体器件的制程示意图。具体实施方式请参照图1至图3，图1至图3为本专利技术的较佳实施例的制作半导体器件的方法示意图。如图1所示，首先提供基底12，例如硅基底或绝缘体上硅(硅覆绝缘)(SOI)基板，其上可定义有晶体管区，例如PMOS晶体管区或NMOS晶体管区。基底12上具有至少一鳍状结构14及一绝缘层(图未示出)，其中鳍状结构14的底部被绝缘层例如氧化硅所包覆而形成浅沟槽隔离，且
部分的鳍状结构14上另外分别设有多个(复数个)栅极结构16、18、20、22。需注意的是，本实施例虽以四个栅极结构为例，但栅极结构的数量并不局限于此，而是可视制程需求任意调整。鳍状结构14的形成方式可以包括先形成图案化掩模(图未示出)于基底12上，再经过蚀刻制程，将图案化掩模的图案转移至基底12中。接着，对应于三栅极晶体管器件及双栅极鳍状晶体管器件结构特性的不同，可选择性去除或留下图案化掩模，并利用沉积、化学机械研磨(chemical mechanical polishing,CMP)及回蚀刻制程而形成环绕鳍状结构14底部的浅沟槽隔离。除此之外，鳍状结构14的形成方式还可以是先制作图案化硬掩模层(图未示出)于基底12上，并利用磊晶(外延)制程于被图案化硬掩模层暴露的基底12上生长出半导体层，此半导体层即可作为相对应的鳍状结构14。同样地，还可以选择性去除或留下图案化硬掩模层，并通过沉积、CMP及回蚀刻制程形成浅沟槽隔离以包覆住鳍状结构14的底部。另外，当基底12为绝缘体上硅(SOI)基板时，则可利用图案化掩模来蚀刻基底上的半导体层，并停止于此半导体层下方的底氧化层以形成鳍状结构，故可省略前述制作浅沟槽隔离的步骤。栅极结构16、18、20、22的制作方式可依据制程需求以先栅极(gate first)制程、后栅极(gate last)制程之先栅极介电层(high-k first)制程以及后栅极制程之后栅极介电层(high-k last)制程等方式制作完成。以本实施例的先栅极介电层制程为例，可先于鳍状结构14上形成较佳包含高介电常数介电层与多晶硅材料所构成的虚置栅极(图未示出)，然后于虚置栅极侧壁形成侧壁子24。接着于侧壁子24两侧的鳍状结构14和/或基底12中形成源极/漏极区域26及/或磊晶层28、选择性地于源极/漏极区域26及/或磊晶层的表面形成金属硅化物(图未示出)、形成接触孔蚀刻停止层30以覆盖虚置栅极，并形成层间介电层32于接触孔蚀刻停止层30上。之后可进行金属栅极置换(replacement metal gate)制程，先平坦化部分的层间介电层32及接触孔蚀刻停止层30，并再将虚置栅极转换为金属栅极的栅极结构16、18、20、22。金属栅极置换制程可包括先进行选择性的干蚀刻或湿蚀刻制程，例如利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除虚置栅极中的多晶硅材料以于层间介电层32与侧壁子24中形成凹槽。之后形成至少包含
U型功函数金属层34与低阻抗金属层36的导电层于该凹槽内，并再搭配进行平坦化制程使U型功函数金属层34与低阻抗金属层36的表面与层间介电层32表面齐平。其中，依先栅极介电层(high-k first)制程或后栅极介电层(high-k last)制程的不同，高介电常数介电层(图未示出)的剖面可为一字形或U字形。在本实施例中，功函数金属层34较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层34可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属本文档来自技高网...

【技术保护点】
一种半导体器件，包含：基底；设于该基底上的栅极结构；环绕该栅极结构的层间介电层；设于该层间介电层内的第一接触插塞；设于该层间介电层上的第二介电层；设于该第二介电层中并电连接该第一接触插塞的第二接触插塞；以及设于该第二接触插塞及该第二介电层之间的侧壁子。

【技术特征摘要】
1.一种半导体器件，包含：基底；设于该基底上的栅极结构；环绕该栅极结构的层间介电层；设于该层间介电层内的第一接触插塞；设于该层间介电层上的第二介电层；设于该第二介电层中并电连接该第一接触插塞的第二接触插塞；以及设于该第二接触插塞及该第二介电层之间的侧壁子。2.如权利要求1所述的半导体器件，还包含：设于该层间介电层上的第一介电层，其中，该第一接触插塞设于该层间介电层及该第一介电层中；以及设于该第一介电层上的停止层，其中该第二接触插塞设于该停止层及该第二介电层中。3.如权利要求2所述的半导体器件，其中该第一介电层及该第二介电层包含氧化硅。4.如权利要求2所述的半导体器件，其中该停止层包含氮化硅。5.如权利要求1所述的半导体器件，其中该侧壁子选自氧化硅、氮化硅、氮氧化硅及氮碳化硅。6.一种半导体器件，包含：基底；设于该基底上的栅极结构；环绕该栅极结...

【专利技术属性】
技术研发人员：吕佳霖，陈俊隆，廖琨垣，张峰溢，陈界得，黄伟豪，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾;71