根据一个实施方式，半导体装置包括：第1半导体层，设置在基板上；第2半导体层，设置在第1半导体层上，包含n型杂质；第3半导体层，设置在第2半导体层上，电阻比第2半导体层大；第4半导体层，设置在第3半导体层上，包含氮化物半导体；以及第5半导体层，设置在第4半导体层上，包含带隙比第4半导体层大的氮化物半导体。
【技术实现步骤摘要】
相关申请的交叉引用本申请基于2015年01月21日提出的在先日本专利申请第2015－009569号并要求享受其优先权利益，并且通过引用在此包含其内容的全部。
在此说明的实施方式整体上涉及半导体装置。
技术介绍
开关电源、变换器等电路中使用开关元件、二极管等功率半导体元件，对于该功率半导体元件，要求高耐压以及低导通电阻。耐压与导通电阻之间存在由元件材料决定的权衡(trade off)关系，但通过将氮化物半导体或碳化硅(SiC)等宽带隙半导体作为元件材料来使用，与硅相比能够改善由材料决定的权衡关系，能够实现高耐压化以及低导通电阻化。使用了GaN或AlGaN等氮化物半导体的元件具有优异的材料特性，因此能够实现高性能的功率半导体元件。特别在具有AlGaN/GaN的异质构造的HEMT(High Electron Mobility Transistor)中，由于在AlGaN层与GaN层的界面产生由极化带来的高浓度的二维电子气，因此能够实现低导通电阻。
技术实现思路
实施方式提供在被施加了高电压的情况下也能够抑制绝缘击穿的半导体装置。根据一个实施方式，半导体装置具备：第1半导体层，设置在基板上；第2半导体层，设置在所述第1半导体层上，包含n型杂质；第3半导体层，设置在所述第2半导体层上，电阻比所述第2半导体层大；第4
半导体层，设置在所述第3半导体层上，包含氮化物半导体；以及第5半导体层，设置在所述第4半导体层上，包含带隙比所述第4半导体层大的氮化物半导体。根据上述结构的半导体装置，能够提供在被施加了高电压的情况下也能够抑制绝缘击穿的半导体装置。附图说明图1是实施方式的半导体装置的截面图。图2是说明实施方式的半导体装置的动作的示意图。具体实施方式以下，参照附图对实施方式进行说明。其中，附图是示意性的或者是概念性的，各附图的尺寸以及比率等不一定必须与现实的结构相同。以下所示的一些实施方式例示了用于将本专利技术的技术思想具体化的装置以及方法，本专利技术的技术思想并不通过构成部件的形状、构造、配置等来确定。另外，以下的说明中，对于具有相同功能以及结构的要素附加相同的附图标记，并仅在必要时进行重复说明。图1是实施方式的半导体装置1的截面图。半导体装置1是使用作为化合物的氮化物半导体的氮化物半导体装置。此外，半导体装置1是场效应晶体管(FET)，具体而言是高电子迁移率晶体管(HEMT：High Electron Mobility Transistor)。基板10由例如以(111)面为主面的硅(Si)基板构成。作为基板10，可以使用碳化硅(SiC)、氮化镓(GaN)、磷化镓(GaP)、磷化铟(InP)、砷化镓(GaAs)或蓝宝石(Al2O3)等。此外，作为基板10，也可以使用包含绝缘层的基板。例如，作为基板10，可以使用SOI(Silicon On Insulator)基板。缓冲层(第1半导体层)11设置在基板10上。缓冲层11具有对因形成在缓冲层11上的氮化物半导体层的晶格常数与基板10的晶格常数不同而产生的畸变进行缓和、并且对形成在缓冲层11上的氮化物半导体层的结晶性进行控制的功能。缓冲层11例如由AlXGa1－XN(0≤X≤1)构成。缓冲层11也可以将组分比不同的多个AlXGa1－XN层叠而构成。在将缓冲层11以层叠构造构成的情况下，对层叠构造的组分比进行调整，以使该层叠构造所包含的多个层的晶格常数从夹着缓冲层11的上下层之中的下层的晶格常数向上层的晶格常数变化。本实施方式中，如图1所示，缓冲层11例如由AlGaN层11A和非掺杂GaN层11B的层叠构造构成。非掺杂是指有意地不掺杂杂质，例如，在制造过程等中进入的程度的杂质量是非掺杂的范畴。GaN层11B的厚度例如为1μm左右。中间层(第2半导体层)12设置在缓冲层11上。中间层12为低电阻层，并且作为横向的电流路径发挥功能。中间层12例如由掺杂有n型杂质的AlXInYGa1－(X+Y)N(0≤X＜1、0≤Y＜1、0≤X+Y＜1)构成。作为n型杂质，使用硅(Si)或锌(Zn)等。本实施方式中，中间层12由掺杂有n型杂质的GaN(n－GaN)或掺杂有n型杂质的AlGaN(n－AlGaN)构成。通过在中间层12中掺杂n型杂质，中间层12的电阻变小。由此，中间层12能够作为横向的电流路径来发挥功能。另外，中间层12也可以由掺杂有p型杂质的AlXInYGa1－(X+Y)N(0≤X＜1、0≤Y＜1、0≤X+Y＜1)构成。作为p型杂质，使用镁(Mg)等。但是，作为p型杂质的镁(Mg)与作为n型杂质的硅(Si)相比容易扩散。因此，在p型杂质扩散至后述的沟道层14的情况下，沟道层14的结晶性会恶化。因此，中间层12优选掺杂n型杂质而形成。此外，GaN类材料中的p型杂质的活性率较低，因此基于p型杂质的载流子浓度仅为约5×1016cm－3左右。另一方面，若为n型杂质，则能够使载流子浓度为约1×1019cm－3左右。通过在中间层12中掺杂n型杂质，中间层12的结晶性恶化。因此，中间层12优选在实现上述的功能的同时形成得更薄。本实施方式中，中间层12的厚度例如为50nm左右。此外，中间层12的厚度被设定为比后述的高电阻层13的厚度小。中间层12的载流子浓度被设定为1×1016cm－3以上且小于1×1019cm－3。若中间层12的载流子浓度小于1×1016cm－3，则中间层12的电阻不会足够小。半导体的导电率(电阻率的倒数)成比例于载流子浓度与迁移率之积。由此，导致流过中间层12的泄漏电流变小。此外，若中间层12的
载流子浓度为1×1019cm－3以上，则中间层12的结晶性会恶化，比中间层12更靠上方的层的结晶性也会恶化。结果，半导体装置1的电特性恶化。进而，中间层12优选在氮化物半导体中掺杂铟(In)来形成。通过掺杂(In)，能够减小中间层12的带隙。由此，能够进一步减小中间层12的电阻。高电阻层(第3半导体层)13设置在中间层12上。高电阻层13具有提高半导体装置1的耐压的功能，主要提高漏极电极17以及基板10间的耐压。即，通过设置高电阻层13，与高电阻层13的电阻相应的电压被施加到高电阻层13，因此能够与该电压量相应地提高耐压。高电阻层13由掺杂有碳(C)的AlXInYGa1－(X+Y)N(0≤X＜1、0≤Y＜1、0≤X+Y＜1)构成。本实施方式中，高电阻层13例如由掺杂有碳(C)的GaN(C－GaN)构成。高电阻层13的厚度例如为2μm左右。高电阻层13的电阻根据对半导体装置1而言优选的耐压而被适当设定。此外，高电阻层13的电阻被设定为比中间层12的电阻大。另外，若在中间层12上层叠沟道层(第4半导体层)14，则中间层12的杂质会向沟道层14扩散。通过在中间层12与沟道层14之间插入高电阻层13，能够抑制中间层12的杂质向沟道层14扩散。由此，能够抑制沟道层14的结晶性恶化，因此能够抑制沟道层14的迁移率下降。沟道层14设置在高电阻层13上。沟道层14是形成晶体管的沟道(电流路径)的层。沟道层14由AlXInYGa1－(X+Y)N(0≤X＜1、0≤Y＜1、0≤X+Y＜1)构成。沟道层14是非掺杂层，并且由结晶性良好的(高品质的)氮化物半导体构成。本实施方式中，沟道层本文档来自技高网...
【技术保护点】
一种半导体装置，其特征在于，具备：第1半导体层，设置在基板上；第2半导体层，设置在所述第1半导体层上，包含n型杂质；第3半导体层，设置在所述第2半导体层上，电阻比所述第2半导体层大；第4半导体层，设置在所述第3半导体层上，包含氮化物半导体；以及第5半导体层，设置在所述第4半导体层上，包含带隙比所述第4半导体层大的氮化物半导体。
【技术特征摘要】
2015.01.21 JP 2015-0095691.一种半导体装置，其特征在于，具备：第1半导体层，设置在基板上；第2半导体层，设置在所述第1半导体层上，包含n型杂质；第3半导体层，设置在所述第2半导体层上，电阻比所述第2半导体层大；第4半导体层，设置在所述第3半导体层上，包含氮化物半导体；以及第5半导体层，设置在所述第4半导体层上，包含带隙比所述第4半导体层大的氮化物半导体。2.如权利要求1所述的半导体装置，其特征在于，所述第2半导体层的载流子浓度为1×1016cm－3以上且小于1×1019cm－3。3.如权利...
【专利技术属性】
技术研发人员：洪洪，矶部康裕，大麻浩平，吉冈启，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP
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