一种时钟网络制造技术

本发明专利技术提供了一种时钟网络，包括：第一时钟源、具有多个用于输出时钟信号的通道的第一buffer；所述第一buffer的多个通道包括：为目标单元提供时钟信号的使用通道、预留通道；所述第一时钟源与所述第一buffer相连；所述第一buffer与至少一个目标单元相连；所述第一时钟源向所述第一buffer输出第一时钟信号；所述第一buffer根据所述第一时钟源输入的所述第一时钟信号，从每个通道输出所述第一时钟信号；所述第一buffer通过每个所述使用通道为对应的所述目标单元提供所述第一时钟信号。本发明专利技术提供了一种时钟网络，能够提高可扩展性。

【技术实现步骤摘要】

本专利技术涉及电子
，特别涉及一种时钟网络。
技术介绍
在服务器等设备中，一般需要时钟源为各个芯片以及各个模块提供时钟信号，通过时钟信号才能保证服务器等设备的正常运行。以服务器主板为例，在服务器主板上有CPU、BMC(Baseboard Management Controller，基板管理控制器)等部件，为了给主板上的各个部件提供时钟信号，根据各个部件对时钟信号的需求为每个部件配置对应的时钟源，主板上的时钟源构成时钟网络。现有的时钟网络中，一般都是通过时钟发生器产生需要的时钟信号，将需要的时钟信号输出给相应的部件。现有的时钟网络的结构较简单，当需要在设备中添加新的部件时，需要添加与该部件相匹配的时钟发生器，可能会对整个设备的整体性能产生影响。举例来说，为了在主板上添加硬盘，需要为该硬盘添加相应的时钟发生器，来为该硬盘提供时钟信号。通过上述描述可见，现有的时钟网络的可扩展性较低。
技术实现思路
本专利技术实施例提供了一种时钟网络，能够提高可扩展性。本专利技术实施例提供了一种时钟网络，包括：第一时钟源、具有多个用于输出时钟信号的通道的第一buffer(缓存寄存器)；所述第一buffer的多个通道包括：为目标单元提供时钟信号的使用通道、预留通道；所述第一时钟源与所述第一buffer相连；所述第一buffer与至少一个目标单元相连；所述第一时钟源向所述第一buffer输出第一时钟信号；所述第一buffer根据所述第一时钟源输入的所述第一时钟信号，从每个通道输出所述第一时钟信号；所述第一buffer通过每个所述使用通道为对应的所述目标单元提供所述第一时钟信号。进一步地，所述第一时钟源包括：第一晶体、generator(时钟发生器)；所述第一晶体与所述generator相连；所述generator与所述第一buffer相连；所述第一晶体用于为所述generator提供第二时钟信号；所述generator用于根据所述第二时钟信号生成所述第一时钟信号，向所述第一buffer输出所述第一时钟信号。进一步地，还包括：第二时钟源；所述第二时钟源，包括：第一晶振；所述第一晶振与第一PHY(物理接口收发器)芯片相连，用于为所述第一PHY芯片提供第三时钟信号；所述第一晶振的振荡频率包括：156.25MHz；所述第三时钟信号的频率包括：156.25MHz，所述第三时钟信号为LVPECL(Low Voltage Positive Emitter-Couple Logic，低压正发射极耦合逻辑)信号。进一步地，还包括：第三时钟源；所述第三时钟源，包括：第二晶振；所述第二晶振，输出第四时钟信号，与至少一个CPU相连，用于为相连的CPU的所有功能内核中需要所述第四时钟信号的功能内核提供所述第四时钟信号；所述第二晶振的振荡频率包括：156.25MHz；所述第四时钟信号的频率包括：156.25MHz，所述第四时钟信号为HCSL(High-speed Current Steering Logic，高速度电流控制逻辑)信号。进一步地，还包括：第四时钟源；所述第四时钟源包括：第三晶振、第二buffer；所述第三晶振，用于生成第五时钟信号，将所述第五时钟信号输出给所述第二buffer；所述第二buffer，分别与至少一个CPU和BMC相连，用于根据所述第三晶振输入的所述第五时钟信号，从每个通道输出所述第五时钟信号，为相连的CPU的所有功能内核中需要所述第五时钟信号的功能内核提供所述第五时钟信号，为相连的BMC的所有功能内核中需要所述第五时钟信号的功能内核提供所述第五时钟信号；所述第三晶振的振荡频率包括：50MHz；所述第五时钟信号的频率包括：50MHz，所述第五时钟信号为LVCMOS(Low Voltage Complementary Metal Oxide Semiconductor，低压互补金属氧化物半导体)信号。进一步地，还包括：第五时钟源；所述第五时钟源与CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件)相连，用于为所述CPLD提供时钟信号；所述第五时钟源包括：可变晶振；所述可变晶振输出的时钟信号的频率范围是1KHz～33MHz。进一步地，还包括：第六时钟源；所述第六时钟源，包括：第二晶体；所述第二晶体与第二PHY芯片相连，其中，所述第二PHY芯片与BMC相连；所述第二晶体，用于为所述第二PHY芯片提供第六时钟信号；所述第二晶体的振荡频率包括：25MHz；所述第六时钟信号的频率包括：25MHz。进一步地，还包括：第七时钟源；所述第七时钟源，包括：第三晶体；所述第三晶体与RTC(Real-Time Clock，实时时钟)相连；所述第三晶体，用于为所述RTC提供第七时钟信号；所述第三晶体的振荡频率包括：32.768KHz；所述第七时钟信号的频率包括：32.768KHz。进一步地，所述至少一个目标单元，包括：CPU的所有功能内核中需要所述第一时钟信号的功能内核、BMC的PCIE(Peripheral Component Interconnect Express)。进一步地，所述第一buffer中包括19个通道。进一步地，所述第一时钟信号的频率包括：100M Hz，所述第一时钟信号为HCSL信号。在本专利技术实施例中，第一时钟源与第一buffer相连，通过第一buffer对第一时钟源输出的第一时钟信号的通道进行扩展，实现同时通过多个通道输出第一时钟信号，在多个通道中包括：使用通道、预留通道，通过使用通道为目标单元提供第一时钟信号，当添加新的单元时，可以通过预留通道来为新添加的单元提供第一时钟信号，提高了可扩展性。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是本专利技术一实施例提供的一种时钟网络的示意图；图2是本专利技术一实施例提供的另一种时钟网络的示意图。具体实施方式为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例，基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本专利技术保护的范围。如图1所示，本专利技术实施例提供了一种时钟网络，包括：第一时钟源101、具有多个用于输出时钟信号的通道的第一buffer 102；所述第一buffer 102的多个通道包括：为目标单元提供时钟信号的使用通道、预留通道；所述第一时钟源101与所述第一buffer 102相连；所述第一buffer 102与至少一个目标单元相连；所述第一时钟源101向所述第一buffer 102输出第一时钟信号；所述第一buffer 102根据所述第一时钟源101输入的所述第一时钟信号，从每个通道输出所述第一时钟信号；所述第一buffer 102通过每个所述使用通道为对应的所述目标单元提供所述第一时钟信号。在本专利技术实施例中，第一时钟源与第一buffer相连本文档来自技高网...

【技术保护点】
一种时钟网络，其特征在于，包括：第一时钟源、具有多个用于输出时钟信号的通道的第一缓存寄存器buffer；所述第一buffer的多个通道包括：为目标单元提供时钟信号的使用通道、预留通道；所述第一时钟源与所述第一buffer相连；所述第一buffer与至少一个目标单元相连；所述第一时钟源向所述第一buffer输出第一时钟信号；所述第一buffer根据所述第一时钟源输入的所述第一时钟信号，从每个通道输出所述第一时钟信号；所述第一buffer通过每个所述使用通道为对应的所述目标单元提供所述第一时钟信号。

【技术特征摘要】
1.一种时钟网络，其特征在于，包括：第一时钟源、具有多个用于输出时钟信号的通道的第一缓存寄存器buffer；所述第一buffer的多个通道包括：为目标单元提供时钟信号的使用通道、预留通道；所述第一时钟源与所述第一buffer相连；所述第一buffer与至少一个目标单元相连；所述第一时钟源向所述第一buffer输出第一时钟信号；所述第一buffer根据所述第一时钟源输入的所述第一时钟信号，从每个通道输出所述第一时钟信号；所述第一buffer通过每个所述使用通道为对应的所述目标单元提供所述第一时钟信号。2.根据权利要求1所述的时钟网络，其特征在于，所述第一时钟源包括：第一晶体、时钟发生器generator；所述第一晶体与所述generator相连；所述generator与所述第一buffer相连；所述第一晶体用于为所述generator提供第二时钟信号；所述generator用于根据所述第二时钟信号生成所述第一时钟信号，向所述第一buffer输出所述第一时钟信号。3.根据权利要求1所述的时钟网络，其特征在于，还包括：第二时钟源；所述第二时钟源，包括：第一晶振；所述第一晶振与第一物理接口收发器PHY芯片相连，用于为所述第一PHY芯片提供第三时钟信号；所述第一晶振的振荡频率包括：156.25MHz；所述第三时钟信号的频率包括：156.25MHz，所述第三时钟信号为低压正发射极耦合逻辑LVPECL信号。4.根据权利要求1所述的时钟网络，其特征在于，还包括：第三时钟源；所述第三时钟源，包括：第二晶振；所述第二晶振，输出第四时钟信号，与至少一个CPU相连，用于为相连的CPU的所有功能内核中需要所述第四时钟信号的功能内核提供所述第四时钟信号；所述第二晶振的振荡频率包括：156.25MHz；所述第四时钟信号的频率包括：156.25MHz，所述第四时钟信号为高速度电流控制逻辑HCSL信号。5.根据权利要求1所述的时钟网络，其特征在于，还包括：第四时钟源；所述第四时钟源包括：第三晶振、第...

【专利技术属性】
技术研发人员：程世超，李鑫，
申请(专利权)人：浪潮电子信息产业股份有限公司，
类型：发明
国别省市：山东;37