外延形成的V形半导体层制造技术

本发明专利技术涉及一种外延形成的V形半导体层。根据一些实施例，本发明专利技术提供了一种方法。该方法包括在半导体衬底的源极/漏极区中形成凹槽，其中，半导体衬底由第一半导体材料形成。该方法还包括在凹槽内外延生长第二半导体材料以在凹槽中形成S/D部件，以及去除S/D部件的部分以形成延伸至S/D部件内的V形凹部。本发明专利技术还涉及外延形成的V形半导体层。

【技术实现步骤摘要】

本专利技术涉及集成电路器件，更具体地，涉及外延形成的V形半导体层。
技术介绍
半导体工业已经步入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本。在集成电路(IC)演化过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))却已减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。尽管材料和制造中的进步，缩放诸如传统的MOSFET的平面器件已经证明了挑战。例如，经受这种按比例缩小以产生可以用于将晶体管连接至其他组件的相对有限的区域(即，小区域)。由此，有限的区域可以不利地影响结电阻，这可以进而降低晶体管的切换速度。
技术实现思路
为了解决现有技术中存在的问题，本专利技术提供了一种方法，包括：在半导体衬底的源极/漏极区中形成凹槽，其中，所述半导体衬底由第一半导体材料形成；在所述凹槽内外延生长第二半导体材料以在所述凹槽中形成S/D部件；以及去除所述S/D部件的部分以形成延伸至所述S/D部件内的V形凹部。在上述方法中，其中，所述方法还包括：在所述V形凹部中形成硅化物部件。在上述方法中，其中，所述方法还包括：在所述V形凹部中形成硅化物部件；在所述硅化物部件上形成接触部件。在上述方法中，其中，在去除所述S/D部件的部分以形成延伸至所述
S/D部件内的所述V形凹部之后，所述S/D部件包括在[111]晶体取向上对准的第一表面以及在所述[111]晶体取向上对准的第二表面。在上述方法中，其中，在去除所述S/D部件的部分以形成延伸至所述S/D部件内的所述V形凹部之后，所述S/D部件包括在[111]晶体取向上对准的第一表面以及在所述[111]晶体取向上对准的第二表面，其中，所述第一表面与所述第二表面相交。在上述方法中，其中，所述第一半导体材料与所述第二半导体材料不同。在上述方法中，其中，所述方法还包括：在所述半导体衬底上方形成栅极堆叠件。根据本专利技术的另一实施例，提供了一种方法，包括：在半导体衬底的源极/漏极区中形成凹槽，其中，所述半导体衬底由第一半导体材料形成；在所述凹槽内外延生长第二半导体材料和第三半导体材料以形成S/D部件；以及去除所述S/D部件的部分以形成延伸至所述S/D部件内的V形凹部。在上述方法中，其中，所述第二半导体材料和所述第三半导体材料不同于所述第一半导体材料。在上述方法中，其中，去除所述S/D部件的部分以形成延伸至所述S/D部件内的所述V形凹部包括去除所述第二半导体材料的部分和所述第三半导体材料的部分。在上述方法中，其中，在所述凹槽内外延生长所述第二半导体材料和所述第三半导体材料以形成所述S/D部件包括外延生长第四半导体材料，其中，所述第二半导体材料、所述第三半导体材料和所述第四半导体材料彼此不同。在上述方法中，其中，在所述凹槽内外延生长所述第二半导体材料和所述第三半导体材料以形成所述S/D部件包括外延生长第四半导体材料，其中，所述第二半导体材料、所述第三半导体材料和所述第四半导体材料彼此不同，其中，所述第二半导体材料、所述第三半导体材料和所述第四半导体材料由相同的半导体材料形成，其中，所述第二半导体材料、所述第三半导体材料和所述第四半导体材料中具有不同的掺杂剂浓度。在上述方法中，其中，延伸至所述S/D部件内的所述V形凹部延伸穿过所述第二半导体材料并且延伸至所述第三半导体材料内。在上述方法中，其中，去除所述S/D部件的部分以形成延伸至所述S/D部件内的所述V形凹部包括实施蚀刻工艺。根据本专利技术的又一实施例，提供了一种集成电路(IC)结构，包括：半导体衬底；栅极堆叠件，形成在所述半导体衬底上；以及源极和漏极(S/D)部件，邻近所述栅极堆叠件，其中，每个所述S/D部件均包括延伸至所述S/D部件内的V形凹部。在上述集成电路结构中，其中，所述半导体衬底由第一半导体材料形成，并且所述S/D部件由第二半导体材料形成。在上述集成电路结构中，其中，所述半导体衬底由第一半导体材料形成，并且所述S/D部件由第二半导体材料形成，其中，所述第一半导体材料和所述第二半导体材料彼此不同。在上述集成电路结构中，其中，所述S/D部件包括三个半导体层，所述三个半导体层各自具有不同的掺杂浓度。在上述集成电路结构中，其中，延伸至所述S/D部件内的所述凹部的深度为约5纳米至20纳米。在上述集成电路结构中，其中，所述半导体衬底由第一半导体材料形成，并且所述S/D部件由第二半导体材料形成，其中，所述第一半导体材料是硅；以及所述第二半导体材料包括选自由硅、硅碳和硅锗组成的组中的材料。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A、图1B、图1C、图1D、图1D’、图1E、图1E’、图1F和图1F’是根据一些实施例构建的处于各个制造阶段的半导体结构的截面图。图2是根据一些实施例构建的半导体结构的立体图。图3示出了根据一些实施例的示出制造根据本专利技术的各个方面构建的半导体结构的方法的流程图。具体实施方式应该理解，以下公开内容提供了许多用于实现各个实施例的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。此外，本专利技术可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。图1A、图1B、图1C、图1D、图1D’、图1E、图1E’、图1F和图1F’是根据一些实施例构建的处于各个制造阶段的半导体结构100的截面图。根据一些实施例共同地描述半导体结构100及其制造方法。在一个实施例中，半导体结构100包括一个或多个场效应晶体管(FET)。此外，虽然半导体结构100构建为平面FET结构，但是在一些实施例中，公开的方法可以用于制造鳍式FET(FinFET)结构。参照图1A，半导体结构100包括半导体衬底110。半导体衬底110包括硅。可选地，衬底包括锗、硅锗或诸如III/V族材料的其他合适的半导体材料。在另一实施例中，半导体衬底110可以包括通过诸如称为注氧隔离(SIMOX)的技术的合适的技术形成的用于隔离的掩埋介电材料层。在一些实施例中，衬底110可以是诸如绝缘体上硅(SOI)的绝缘体上半导体。作为用于说明的多个实例，半导体结构100包括其他组件或部件。在一些实施例中，诸如浅沟槽隔离(STI)部件112的隔离部件形成在半导体衬底110中并且限定有源区(或半导体区)114。有源区114通过STI部件112分隔开并且彼此隔离。在一个实例中，半导体衬底110的顶面和STI部件112的顶面可以共面，从而产生共同的顶面。在另一实施例中，半导体衬底110的顶面和STI部件112的顶面不共面，从而产生诸如鳍式FET
(FinFE本文档来自技高网...

【技术保护点】
一种方法，包括：在半导体衬底的源极/漏极区中形成凹槽，其中，所述半导体衬底由第一半导体材料形成；在所述凹槽内外延生长第二半导体材料以在所述凹槽中形成S/D部件；以及去除所述S/D部件的部分以形成延伸至所述S/D部件内的V形凹部。

【技术特征摘要】
2014.12.29 US 14/584,6991.一种方法，包括：在半导体衬底的源极/漏极区中形成凹槽，其中，所述半导体衬底由第一半导体材料形成；在所述凹槽内外延生长第二半导体材料以在所述凹槽中形成S/D部件；以及去除所述S/D部件的部分以形成延伸至所述S/D部件内的V形凹部。2.根据权利要求1所述的方法，还包括：在所述V形凹部中形成硅化物部件。3.根据权利要求2所述的方法，还包括：在所述硅化物部件上形成接触部件。4.根据权利要求1所述的方法，其中，在去除所述S/D部件的部分以形成延伸至所述S/D部件内的所述V形凹部之后，所述S/D部件包括在[111]晶体取向上对准的第一表面以及在所述[111]晶体取向上对准的第二表面。5.根据权利要求4所述的方法，其中，所述...

【专利技术属性】
技术研发人员：郭紫微，游明华，李启弘，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71