包括电感器的射频集成电路及其制造方法技术

一种射频集成电路(RFIC)包括：衬底；N型深阱区域，其设置在衬底的上部区域中，并且具有与衬底的顶表面共面的顶表面；电感器，其设置在N型深阱区域之上；以及绝缘层，其设置在电感器与N型深阱区域之间，其中电感器通过绝缘层与N型深阱区域电绝缘。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求2014年11月17日向韩国知识产权局提交的韩国专利申请号10-2014-0160278的优先权，其全部内容通过引用并入本文中。
本公开内容的各种实施例涉及射频集成电路，更具体而言，涉及包括电感器的射频集成电路以及其制造方法。
技术介绍
随着移动通信系统的发展，利用互补金属氧化物半导体(CMOS)工艺技术所实现的射频集成电路(RFIC)在需求上渐增。RFIC的性能已经随着CMOS工艺技术的发展而持续地改善以提供高性能的MOS晶体管。然而，在只利用高性能的MOS晶体管来改善RFIC的所有功能上可能会有某些限制。这是由于每个RFIC都被配置成包括无源元件，诸如在模拟电路中所采用的芯片上电感器。形成在硅衬底上的芯片上电感器的特性可能会受到硅衬底的寄生元件的影响。于是，在只利用工艺技术来改善芯片上电感器的特性上可能会有所限制。近来，已经提出各种方式来改善芯片上电感器的特性。用于改善芯片上电感器的特性的各种方式中的一种是提高硅衬底的电阻率。然而，若硅衬底的电阻率增加，则可能会难以用CMOS工艺技术来优化阱区域以及源极/漏极区域的杂质浓度轮廓、以及隔离层的结构的轮廓。
技术实现思路
各种实施例针对包括电感器的RFIC以及其制造方法。根据一个实施例，一种RFIC包括：衬底；N型深阱区域，其设置在衬底的上部区域中，并且具有与衬底的顶表面共面的顶表面；电感器，其设置在N型深阱区域之上；以及绝缘层，其设置在电感器与N型深阱区域之间，其中电感器通过绝缘层与N型深阱区域电绝缘。根据另一个实施例，一种RFIC包括：衬底，其具有第一区域以及第二区域；第一N型深阱区域以及第二N型深阱区域，分别设置在衬底的第一区域以及第二区域中；有源元件，其设置在第一N型深阱区域中；以及电感器，其设置在第二N型深阱区域之上，其中电感器通过设置在电感器与第二N型深阱区域之间的绝缘层而与第二N型深阱区域
电绝缘。根据另一个实施例，一种制造RFIC的方法包括：分别在衬底的第一区域以及第二区域中形成第一N型深阱区域以及第二N型深阱区域；在第一N型深阱区域中形成P型阱区域；在P型阱区域中形成N型阱区域；在P型阱区域中形成NMOS晶体管；在N型阱区域中形成PMOS晶体管；在第二N型深阱区域之上形成电感器；以及在电感器与第二N型深阱区域之间形成绝缘层，其中电感器通过绝缘层与第二N型深阱区域电绝缘。根据另一个实施例，一种制造RFIC的方法包括：分别在衬底的第一区域以及第二区域中形成第一N型深阱区域以及第二N型深阱区域；在第一N型深阱区域中形成N型阱区域；在N型阱区域中形成P型阱区域，其中P型阱区域的底表面直接接触第一N型深阱区域；在P型阱区域中形成NMOS晶体管；在第二N型深阱区域之上形成电感器；以及在电感器与第二N型深阱区域之间形成绝缘层，其中电感器通过绝缘层与第二N型深阱区域电绝缘。附图说明在考虑附图以及所附详细说明的情况下，本公开内容的实施例将会变得更明显，其中：图1是说明根据一个实施例的RFIC的截面图；图2是图1中所示的RFIC的平面图；图3是说明根据另一个实施例的RFIC的截面图；图4是说明根据又一个实施例的RFIC的截面图；图5、图6及图7是说明制造图3中所示的RFIC的方法的截面图；以及图8、图9、图10、图11及图12是说明制造图4中所示的RFIC的方法的截面图。具体实施方式将理解的是，尽管在本文中可能使用第一、第二、第三等等的术语来描述各种元件，但是这些元件不应该受限于这些术语。这些术语只是用来区别一个元件与另一个元件。因此，在不脱离本公开内容的教导的情况下，某些实施例中的第一元件可在其它实施例中被称为第二元件。同样将理解的是，当一个元件被称为位于另一个元件“上”、“之上”、“上面”、“下”、“之下”或是“下面”时，其可以直接接触所述另一个元件、或是至少一个介于中间的元件可以存在于两者之间。于是，在本文中所用的诸如“上”、“之上”、“上面”、“下”、“之下”、“下面”等的术语只是为了描述特定实施例的目的而已，因而并不意在限制本公开内容的范围。进一步将理解的是，当一个元件被称为“连接”或“耦接”至另一个元件时，其可以直接连接或耦接至另一个元件、或是可以存在介于中间的元件。图1是说明根据一个实施例的RFIC 100的截面图，图2是图1中所示的RFIC 100的平面图。图1对应于沿着图2的线I-I’所截取的截面图。参照图1及图2，RFIC 100可以包括设置在衬底110上的电感器的组件140、151及152。衬底110可以是P型硅衬底。尽管未在图1及图2中显示，但是可在衬底110的其它区域上设置模拟电路中所采用的诸如电阻器或电容器的无源元件和/或CMOS电路中所采用的诸如MOS晶体管的有源元件。N型深阱区域(DNW)120可设置在衬底110的上部区域中。即，衬底110可以包围N型深阱区域(DNW)120的侧壁以及底表面，并且只有N型深阱区域(DNW)120的顶表面可以在衬底110的顶表面露出。N型深阱区域(DNW)120可以是与作用为MOS晶体管的沟道本体区域的阱区域不同的阱区域。N型深阱区域(DNW)120可以比其它阱区域更深，以降低在RFIC 100中的不期望的干扰及噪声。没有杂质扩散区域设置在N型深阱区域(DNW)120中。N型深阱区域(DNW)120的顶表面可以与衬底110的顶表面共面，即，齐平。在某些实施例中，可以在特定能量级下执行用于形成N型深阱区域(DNW)120的离子注入工艺，所述特定能量级带来在衬底110中设定例如约1.2微米到约1.7微米的投射范围(RP)。在此情形中，即使N型深阱区域(DNW)120的结深度因为后续的驱入(drive-in)工艺、即后续的扩散工艺而改变，当在后续的驱入工艺之后测量时，N型深阱区域(DNW)120仍然可以通常保持至少约1.5微米到约2微米的结深度。在某些实施例中，可以通过以约1×1013原子/cm2的剂量将杂质注入衬底110来形成N型深阱区域(DNW)120。绝缘层130可设置在N型深阱区域(DNW)120以及衬底110上。在某些实施例中，绝缘层130可包括氧化硅层。作为电感器的组件中的一个的下部导电层140可设置在绝缘层130中。下部导电层140可埋入在绝缘层130中。作为电感器的组件的第一上部导电层151以及第二上部导电层152可设置在绝缘层130上。下部导电层140、第一上部导电层151、以及第二上部导电层152可以构成电感
器。第一上部导电层151可以经由设置在绝缘层130中的第一通孔(via)161来电连接至下部导电层140的一个端部。第二上部导电层152可以经由设置在绝缘层130中的第二通孔162来电连接至下部导电层140的另一个端部。因此，第一上部导电层151及第二上部导电层152可以经由第一通孔161、下部导电层140、以及第二通孔162来彼此电连接。如在图2中所示，当从上方观察时，连接至第一通孔161的第一上部导电层151可以具有螺旋的形状。当从上方观察时，第一上部导电层151可以具有八边形的标准电感器结构。可替选地，第一上部导电层151可以具有圆形条带环形状、矩形条带环形状、或是六边形条带环形状。在某些实施例中，第一本文档来自技高网...

【技术保护点】
一种射频集成电路，包括：衬底；N型深阱区域，设置在所述衬底的上部区域中，并且具有与所述衬底的顶表面共面的顶表面；电感器，设置在所述N型深阱区域之上；以及绝缘层，设置在所述电感器与所述N型深阱区域之间，其中，所述电感器通过所述绝缘层而与所述N型深阱区域电绝缘。

【技术特征摘要】
2014.11.17 KR 10-2014-01602781.一种射频集成电路，包括：衬底；N型深阱区域，设置在所述衬底的上部区域中，并且具有与所述衬底的顶表面共面的顶表面；电感器，设置在所述N型深阱区域之上；以及绝缘层，设置在所述电感器与所述N型深阱区域之间，其中，所述电感器通过所述绝缘层而与所述N型深阱区域电绝缘。2.如权利要求1所述的射频集成电路，其中所述电感器包括：下部金属层，设置在所述绝缘层中；第一上部金属层，其经由第一通孔来电连接至所述下部金属层的第一端部；以及第二上部金属层，其经由第二通孔来电连接至所述下部金属层的第二端部。3.如权利要求2所述的射频集成电路，其中所述N型深阱区域直接接触所述绝缘层。4.如权利要求3所述的射频集成电路，其中所述绝缘层直接接触所述第一上部金属层及所述第二上部金属层。5.如权利要求1所述的射频集成电路，其中当从所述N型深阱区域的顶端测量时，所述N型深...

【专利技术属性】
技术研发人员：崔祯训，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR