一种有返校的DCF77信号模件制造技术

本实用新型专利技术公开一种有返校的DCF77信号模件，包括FPGA芯片和RS485芯片，FPGA芯片分别与RS485芯片的发送端和接收端连接，FPGA芯片包括DCF77解码模块、延迟补偿模块和UART模块以及第一I/O接口、第二I/O接口、第三I/O接口、第四I/O接口、第五I/O接口和第六I/O接口，多模光纤发送头通过第三I/O接口和DCF77解码模块连接，DCF77解码模块通过第二I/O接口和输入1PPS的总线连接，DCF77解码模块通过第四I/O接口和输入时间信息的总线连接，延迟补偿模块通过第一I/O接口和输入DCF77码的总线连接，延迟补偿模块与第六I/O接口连接，DCF77解码模块运行状态模块连接，运行状态模块和UART模块连接，UART模块和第五I/O接口连接。本实用新型专利技术具有返校功能，保证到到被授时设备的时间准确。

【技术实现步骤摘要】

本技术属于配电自动化中同步时钟的智能输出板，更具体涉及一种有返校的DCF77信号模件。
技术介绍
DCF77是频率为77.5kHz的传送精确时间信息的长波发射台,坐落于德国中部的法兰克福,为很多时间应用提供准确的时间信息。载波频率：77.5kHz，通过原子钟驱动。载波稳定度：1e-12(1d)2e-13(100d)载波相位与UTC的偏差为+-0.3us。发射功率50kw，有效功率估计为25kw。在我国电网建设中，尤其是发展初期大量引进德国的电网技术及设备，法兰克福的信号我们无法接收到，同时国内也没有类似于法兰克福的DCF77长波电台，因此我们就需要通过同步时钟装置模拟DCF77码，用于此类装置的对时。在实际运行环境里，由于传输材料的差异以及传输路径距离不同从而导致各个授时设备的时间不统一，达不到对时精度要求。传统的DCF77码模件只有输出端口，没有接收端口，因此仅仅只能保证模件输出口的时间精度，无法保证到达被授时设备的对时精度。
技术实现思路
为了解决上述一个或多个技术问题，本技术提供一种有返校的DCF77信号模件。本技术的技术方案如下：一种有返校的DCF77信号模件，包括FPGA芯片和RS485芯片，所述FPGA芯片与EPT端子连接，所述FPGA芯片分别与RS485芯片的发送端和接收端连接，所述接收端RX设有第一输入端口和第二输入端口，所述发送端设有第一输出端口和第二输出端口，所述FPGA芯片包括DCF77解码模块、相位比较模块、时间信息反校验模块、延迟补偿模块、运行状态模块和UART模块以及第一I/O接口、第二I/O接口、第三I/O接口、第四I/O接口、第五I/O接口和第六I/O接口，所述RS485芯片的发送端通过第三I/O接口和DCF77解码模块连接，所述DCF77解码模块分别与相位比较模块和时间信息反校验模块连接，所述相位比较模块通过第二I/O接口和输入1PPS的总线连接，所述时间信息反校验模块通过第四I/O接口和输入时间信息的总线连接，所述延迟补偿模块通过第一I/O接口和输入DCF77码的总线连接，所述延迟补偿模块与第六I/O接口连接，所述相位比较模块和时间信息反校验模块分别与运行状态模块连接，所述运行状态模块和UART模块连接，所述UART模块通过第五I/O接口与EPT端子连接。其有益效果为：信号流经路径为：EPT端子接收到来自同步时钟装置CPU板的基准时间信号后，将基准时间信号传输给FPGA芯片；EPT端子同时接收FPGA芯片的运行状态信息，将此信息传送给同步时钟装置的CPU板。FPGA芯片接收到基准时间信号后，对RS485芯片的发送基准时间信号，RS485芯片将基准时间信号由TTL电平转换RS485电平信号后，并向外发送基准时间信号。基准时间信号通过通讯光纤线到达被授时设备，经过被授时设备放大后放回到模件中的RS485芯片，RS485芯片将基准信号由RS485电平信号转换为TTL电平，并返回到FPGA芯片，FPGA芯片对返校信号进行处理计算，得出路径延迟。FPGA芯片对返校信号的处理流程为：从被授时装置返回的DCF77码经过双绞线传输，经过RS485芯片的发送端将RS485电平信号变为TTL电平信号，进入FPGA芯片的第三I/O接口，DCF77码经过DCF77解码模块解码后得到“返校1PPS”和“返校时间信息”。相位比较模块对“返校1PPS”和总线通过第二I/O接口输入的“总线输入1PPS”进行1PPS相位比较，获得返回DCF77码的“1PPS偏移值”；时间信息反校验模块对“返校时间信息”和总线通过第四I/O接口进入的“总线输入时间信息”进行时间信息反校验，获得返回DCF77码的“时间信息偏移值”。延迟补偿模块根据“1PPS偏移值”和“时间信息偏移值”对总线通过第一I/O接口输入的“总线输入DCF77码”进行输出路径补偿，经过修正补偿后的DCF77码通过第六I/O接口输出。运行状态模块根据“1PPS偏移值”和“时间信息偏移值”计算出传输路径延迟以及模件的运行状态，这些信息经过UART模块进行并串转换后，通过第五I/O接口输出。本技术对信号具有返校功能，保证到达被授时信号的时间准确度。在一些实施方式中，还包括电源模块，电源模块分别与FPGA芯片和RS485芯片连接。其有益效果为：电源负责供电，电源模块的控制芯片为MAX1951，输入电压DC24V，经过DC-DC电路产生DC3.3V和DC5V，DC3.3V为FPGA芯片供电；DC5V为RS485芯片供电。在一些实施方式中，FPGA芯片、RS485芯片和电源模块均设置在模件本体上，模件本体上开设有安装孔。其有益效果为：通过安装孔安装用于和机箱连接的安装块。附图说明图1是本技术一实施方式的一种有返校的DCF77信号模件的结构示意图；图2是本技术一实施方式的一种有返校的DCF77信号模件的FPGA芯片的示意图。图中数字所表示的相应部件的名称：1.FPGA芯片、10.运行状态模块、11.DCF77解码模块、12.延迟补偿模块、13.UART模块、14.第一I/O接口、15.第二I/O接口、16.第三I/O接口、17.第四I/O接口、18.第五I/O接口、19.第六I/O接口、2.RS485芯片、21.发送端、211.第一输出端口、212.第二输出端口、22.接收端、221.第一输入端口、222.第二输入端口、3.EPT端子、4.电源模块、5.模件本体、51.安装孔。具体实施方式如图1-2所示，本技术提供一种有返校的DCF77信号模件，包括FPGA芯片1和RS485芯片2。FPGA芯片1分别与RS485芯片2的发送端21和接收端22连接。接收端22设有第一输入端口221和第二输入端口222。发送端21设有第一输出端口211和第二输出端口212。FPGA芯片1与EPT端子3连接。FPGA芯片1包括DCF77解码模块11、相位比较模块111、时间信息反校验模块112、延迟补偿模块12、运行状态模块10和UART模块13以及第一I/O接口14、第二I/O接口15、第三I/O接口16、第四I/O接口17、第五I/O接口18和第六I/O接口19。RS485芯片的发送端21通过第三I/O接口16和DCF77解码模块11连接。DCF77解码模块11分别与相位比较模块111和时间信息反校验模块112连接。相位比较模块111通过第二I/O接口15和输入1PPS的总线连接。时间信息反校验模块112通过第四I/O接口17和输入时间信息的总线连接。延迟补偿模块12通过第一I/O接口14和输入DCF77码的总线连接。延迟补偿模块12与第六I/O接口19连接。相位比较模块111和时间信息反校验模块112分别与运行状态模块10连接。运行状态模块10和UART模块13连接。UART模块13通过第五I/O接口18和EPT端子3连接。信号流经路径为：EPT端子3接收到来自同步时钟装置CPU板的基准时间信号后，将基准时间信号传输给FPGA芯片1；EPT端子3同时接收FPGA芯片1的运行状态信息，将此信息传送给同步时钟装置的CPU板。FPGA芯片1接收到基准时间信号后，对R本文档来自技高网...

【技术保护点】
一种有返校的DCF77信号模件，其特征在于，包括FPGA芯片和RS485芯片，所述FPGA芯片与EPT端子连接，所述FPGA芯片分别与RS485芯片的发送端和接收端连接，所述接收端设有第一输入端口和第二输入端口，所述发送端设有第一输出端口和第二输出端口，所述FPGA芯片包括DCF77解码模块、相位比较模块、时间信息反校验模块、延迟补偿模块、运行状态模块和UART模块以及第一I/O接口、第二I/O接口、第三I/O接口、第四I/O接口、第五I/O接口和第六I/O接口，所述RS485芯片的发送端通过第三I/O接口和DCF77解码模块连接，所述DCF77解码模块分别与相位比较模块和时间信息反校验模块连接，所述相位比较模块通过第二I/O接口和输入1PPS的总线连接，所述时间信息反校验模块通过第四I/O接口和输入时间信息的总线连接，所述延迟补偿模块通过第一I/O接口和输入DCF77码的总线连接，所述延迟补偿模块与第六I/O接口连接，所述相位比较模块和时间信息反校验模块分别与运行状态模块连接，所述运行状态模块和UART模块连接，所述UART模块通过第五I/O接口与EPT端子连接。

【技术特征摘要】
1.一种有返校的DCF77信号模件，其特征在于，包括FPGA芯片和RS485芯片，所述FPGA芯片与EPT端子连接，所述FPGA芯片分别与RS485芯片的发送端和接收端连接，所述接收端设有第一输入端口和第二输入端口，所述发送端设有第一输出端口和第二输出端口，所述FPGA芯片包括DCF77解码模块、相位比较模块、时间信息反校验模块、延迟补偿模块、运行状态模块和UART模块以及第一I/O接口、第二I/O接口、第三I/O接口、第四I/O接口、第五I/O接口和第六I/O接口，所述RS485芯片的发送端通过第三I/O接口和DCF77解码模块连接，所述DCF77解码模块分别与相位比较模块和时间信息反校验模块连接，所述相位比较模块通过第二...

【专利技术属性】
技术研发人员：吴军，陈栩，李进，王学虎，胡理策，蔡晶晶，吴参林，钱鸿，
申请(专利权)人：南京大全自动化科技有限公司，
类型：新型
国别省市：江苏;32