具有译码器及局部字符线驱动器的三维与非门存储器制造技术

本发明专利技术公开了一种存储器。存储器包括由多个堆叠、多个导电垂直结构、多个存储元件、多个导线及一控制电路。所述堆叠由多个导电条带所组成。所述导电垂直结构正交于所述堆叠。存储元件位于所述堆叠与些导电垂直结构的侧表面的交会点的邻接区域。所述堆叠包括一底层、多个中间层及一顶层。多个第一导线电性耦接于顶层。多个第二导线及多个第三导线电性耦接于所述中间层。控制电路用于使所述第一导线选择所述堆叠的至少一第一特定堆叠、使所述第二导线选择该至少一第一特定堆叠、并使所述第三导线选择所述中间层的至少一层。

【技术实现步骤摘要】

本专利技术涉及一种高密度存储装置，且特别涉及一种以多层存储单元排列成三维立体阵列的存储装置。
技术介绍
三维存储装置已经发展成包含垂直信道结构(vertical channel structure)在内的各种变化的配置。在垂直信道结构中，包含电荷储存结构(charge storage structure)的存储单元(memory cell)设置于导电条带的水平面及垂直主动条带(vertical active strip)的邻接区域。导电条带作为字符线(word line)。垂直主动条带包括存储单元使用的多个通道。存储器可以包括存储单元的多个平面，其包括多个水平导电条带(horizontal conductive strip)或字符线的多个堆叠的排列。增加存储器容量的趋势促使水平导电条带的堆叠的数量增加。水平条带选择线由行选择线(string select line)所选择。不幸地，堆叠的数量的增加导致电容、噪声(noise)及耗电等问题。一种增加存储容量但不增加水平导电条带的堆叠的数量的方法为增加平面的数量及阶梯接点(staircase contacts)的数量。阶梯接点存取增加数量的平面。然而，此方法与电性耦接于阶梯接点及译码器的导线的密度有关。这些增加的密度导致另外一些工艺的挑战。目前极需发展一种采用垂直信道结构的三维集成电路存储器，以减少增加存储器容量所带来的缺点。
技术实现思路
根据本专利技术的各个方面，多个导线(conductive line)例如是区块选择线(block select line)，控制开关(control switch)例如是晶体管。其他导线(例如是层选择线(layer select line))携带层选择信号(layer select signal)，
以轮流选择字符线的特定层。晶体管控制层选择线是否电性耦接于字符线的不同层。层选择线单独时将开启已选择层的所有的字符线。层选择线与区块选择线的组合，则可仅开启已选择层的部份的字符线。其余导线(例如是行选择线(string select line))选择导电条带(conductive strip)的特定堆叠，例如是通过启动位于与非门行(NAND string)的端点的存取晶体管(access transistor)。行选择线所携带的行选择信号及区块选择线所携带的区块选择信号均选择导电条带的特定堆叠。此种导线的排列方式能够增加存储器容量而不会再有上述问题。本专利技术的各方面将叙述如后。根据本专利技术的一方面，提供一种存储装置。存储装置包括由多个导线(conductive line)所组成的堆叠(stack)、多个半导体垂直结构(semiconductive vertical structure)、多个存储元件(memory element)、多个导线及一控制电路。半导体垂直结构正交于所述堆叠。存储元件位于堆叠及半导体垂直结构的侧表面交会点的邻接区域。导电条带的堆叠交错于绝缘条带。堆叠包括导电条带的一底层(bottom layer)、导电条带的多个中间层、及导电条带的一顶层。多个第一导线电性耦接于导电条带的顶层。多个第二导线及多个第三导线电性耦接于中间层。控制电路用以使第一导线选择所述堆叠的一第一特定堆叠(first particular stack)、使第二导线选择所述堆叠的第一特定堆叠、并使第三导线选择所述中间层的一特定层(particular layer)。根据本专利技术的另一方面，还包括导线所使用的一译码器(decoder)。根据本专利技术的另一方面，提供一种方法。此方法包括以下步骤：使多个第一导线选择多个堆叠的至少一第一特定堆叠(first particular stack)。所述堆叠由多个导电条带(conductive strip)所组成。所述导电条带交错于多个绝缘条带(insulating strip)。所述堆叠包括所述导电条带的一底层、所述导电条带的多个中间层、及所述导电条带的一顶层。第一导线电性耦接于条带的顶层。使多个第二导线选择所述堆叠的第一特定堆叠。第二导线电性耦接于中间层。使第三导线选择所述中间层的一特定层。第二导线电性耦接于中间层。所述第一导线、所述第二导线及所述第三导线辅助多个存储元件的至少之一的选择。所述存储元件位于所述堆叠与多个半导体垂直结构(semiconductive vertical structure)的侧表面的多个交会点的多个邻接区域。所述半导体垂直结构正交于所述堆叠。在一实施例中，所述第一导线为行选择线(string select line)。所述第二导线电性耦接于多个开关(switch)。所述开关电性耦接所述第三导线及所述导电条带。所述第三导线为层选择线(layer select line)。在一实施例中，所述开关为晶体管。所述晶体管具有多个侧面栅(lateral gate)。所述侧面栅位于多个侧面导电通道(lateral conductive channel)之上。所述侧面导电通道电性耦接于所述导电条带及所述第三导线。在一实施例中，所述开关为晶体管。所述晶体管具有围绕于垂直导电通道(vertical conductive channel)的多个栅(gate)。所述垂直导电通道电性耦接于所述导电条带及所述第三导线。在一实施例中，所述第三导线通过所述第二导线电性耦接于所述中间层。在一实施例中，不同的中间层电性耦接至不同的阶梯接点(staircase contact)，且不同的第三导线电性耦接至不同的阶梯接点。在一实施例中，所述第二导线包括一特定译码线(particular decoding line)。特定译码线选择所述堆叠的多个。被选择的堆叠电性耦接至所述第一导线的多个的一第一集合。第一集合的不同的第一导线选择不同的堆叠。在一实施例中，所述第二导线的一第一导电译码线仅选择所述堆叠的其中之一。在一实施例中，控制回路用以使所述第一导线选择所述堆叠的至少一第一特定堆叠、使所述第二导线选择所述堆叠的至少一第一特定堆叠并且不选择所述堆叠的其他部分、并使所述第三导线选择所述中间层的至少一特定层并且不选择所述中间层的其他部分。在一实施例中，还包括多个第四导线。所述第四导线电性耦接于所述半导体垂直结构。控制回路使所述第四导线选择所述半导体垂直结构的一子集合。此子集合排列成一列，此列正交于所述堆叠。在一实施例中，所述第三导线平行于所述第四导线。在一实施例中，还包括一第一译码器、一第二译码器及一第三译码器。第一译码器电性耦接于所述第一导线。第二译码器电性耦接至所述第二导线。第一译码器及第二译码器位于所述堆叠上相对的一第一侧与一第二侧，且所述第一导线平行于所述第二导线。第三译码器电性耦接于所述第三导线。第三译码器位于所述堆叠的一第三侧。第三侧不同于第一侧及第二侧。为了对本专利技术的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：附图说明图1是一实施例的二维存储器阵列的简化电路图；图2是一种采用垂直信道结构的三维存储器阵列的简化电路图；图3是一种示采用垂直信道结构的三维存储器阵列的示意图；图4是一种采用垂直信道结构的三维存储器阵列的上视图；图5是一种采用垂直信道结构的大容量三维存储器本文档来自技高网...

【技术保护点】
一种存储装置，包括：多个导电条带(conductive strip)所组成的多个堆叠(stack)，所述导电条带交错于多个绝缘条带(insulating strip)，所述堆叠包括所述导电条带的一底层(bottom layer)、所述导电条带的多个中间层(intermediate layer)、及所述导电条带的一顶层(top layer)；多个半导体垂直体结构(semiconductive vertical structure)，与所述堆叠正交；多个存储元件(memory element)，位于所述堆叠与所述半导体垂直结构的侧表面的多个交会点的多个邻接区域；多个第一导线，用以控制位于所述导电条带的该顶层的多个晶体管开关(transistor switch)；多个第二导线，用以控制多个局部字符线驱动器开关(local word line driver switch)；以及多个第三导线，包括多个全局字符线(global word line)，所述全局字符线通过所述局部字符线驱动器开关电性耦接至所述中间层。

【技术特征摘要】
1.一种存储装置，包括：多个导电条带(conductive strip)所组成的多个堆叠(stack)，所述导电条带交错于多个绝缘条带(insulating strip)，所述堆叠包括所述导电条带的一底层(bottom layer)、所述导电条带的多个中间层(intermediate layer)、及所述导电条带的一顶层(top layer)；多个半导体垂直体结构(semiconductive vertical structure)，与所述堆叠正交；多个存储元件(memory element)，位于所述堆叠与所述半导体垂直结构的侧表面的多个交会点的多个邻接区域；多个第一导线，用以控制位于所述导电条带的该顶层的多个晶体管开关(transistor switch)；多个第二导线，用以控制多个局部字符线驱动器开关(local word line driver switch)；以及多个第三导线，包括多个全局字符线(global word line)，所述全局字符线通过所述局部字符线驱动器开关电性耦接至所述中间层。2.如权利要求1所述的存储装置，其特征在于，还包括：一控制电路(control circuitry)，用以使所述第一导线选择所述堆叠的至少一第一特定堆叠(first particular stack)、使所述第二导线选择所述堆叠的该至少一第一特定堆叠、并使所述第三导线选择所述中间层的一特定层(particular layer)。3.如权利要求1所述的存储装置，其特征在于，所述局部字符线驱动器开关为多个晶体管(transistor)，所述晶体管具有多个侧面栅(lateral gate)，所述侧面栅位于多个侧面导电通道(lateral conductive channel)之上，所述侧面导电通道电性耦接于所述导电条带及所述第三导线。4.如权利要求1所述的存储装置，其特征在于，所述局部字符线驱动器开关为多个晶体管，所述晶体管具有围绕于垂直导电通道(vertical conductive channel)的多个栅(gate)，所述垂直导电通道电性耦接于所述导电条带及所述第三导线。5.如权利要求1所述的存储装置，其特征在于，不同的所述中间层电性耦接至不同的多个阶梯接点(staircase contact)，且不同的所述第三导线电性耦接至不同的所述阶梯接点。6.如权利要求1所述的存储装置，其特征在于，所述第二导线包括一特定译码线(particular decoding line)，该特定译码线选择所述堆叠的多个，被选择的所述堆叠电性耦接至所述第一导线的多个的一第一集合，该第一集合的不同的所述第一导线选择不同的所述堆叠。7.如权利要求1所述的存储装置，其特征在于，所述第二导线的一第一导电译码线仅选择所述堆叠的其中之一。8.如权利要求1所述的存储装置，其特征在于，还包括：一控制回路，用以使所述第一导线选择所述堆叠的至少一第一特定堆叠、使所述第二导线选择所述堆叠的该至少一第一特定堆叠并且不选择所述堆叠的其他部分、并使所述第三导线选择所述中间层的至少一特定层并且不选择所述中间层的其他部分。9.如权利要求1所述的存储装置，其特征在于，还包括：多个第四导线，包括多个位线，位线电性耦接至所述半导体垂直结构，其中一控制回路使所述第四导线选择所述半导体垂直结构的一子集合，该子集合排列成一列，该列正交于所述堆叠。10.如权利要求9所述的存储装置，其特征在于，所述第三导线平行于所述第四导线。11...

【专利技术属性】
技术研发人员：陈士弘，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71