一种SRAM器件及其电子装置制造方法及图纸

本发明专利技术提供一种SRAM器件及其电子装置，所述SRAM器件具有由多个SRAM单元构成的矩阵结构，所述SRAM单元包括至少一PG晶体管、至少一PD晶体管和至少一PU晶体管，其中所述PG晶体管的鳍片沟道的表面晶向为[110]；所述PD晶体管和所述PU晶体管的鳍片沟道的表面晶向为[100]。根据本发明专利技术，在提升所述SRAM的静态噪声容限和写容限的同时，不增加制备所述SRAM的工艺难度。

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，具体而言涉及一种SRAM器件及其电子装置。
技术介绍
静态随机存取存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中，其因为具有功耗小、读取速读快等优点而广泛应用于数据的存储。典型的SRAM单元如图1A所示包括六个MOS管(即具有6T结构)，其中下拉晶体管(PD)和储存基本单元到用于读写的位线(Bit Line)的控制开关(PG)通常为NMOS，上拉晶体管(PU)为PMOS，一对PU和PD构成CMOS反相器。为了降低SRAM单元占用的芯片面积，通常PU、PD和PG的鳍片的数量关系为PU:PD:PG＝1:1:1。但是，通过读写稳定性分析可知，PU:PD:PG＝1:1:1的SRAM单元具有较低的静态噪声容限和写容限，为了解决这一问题，设计SRAM单元版图时，需要将β值(PD/PG)设定为不小于1.2左右，将γ值(PG/PU)设定为不小于1.5左右。制备SRAM单元时，选用的晶圆的表面晶向通常为[100]，为了使SRAM单元具有较高的静态噪声容限和写容限，设计SRAM单元版图时，如图1B所示，需要使PG的鳍片沟道101的表面晶向为[110]，PU和PD的鳍片沟道102的表面晶向为[100]，但是，表面晶向为[110]的鳍片沟道与表面晶向为[100]的鳍片沟道之间的夹角为45度，无疑大为增加制备SRAM单元的工艺难度。因此，需要提出一种方法，以解决上述问题。
技术实现思路
针对现有技术的不足，本专利技术提供一种SRAM器件，所述SRAM
器件具有由多个SRAM单元构成的矩阵结构，所述SRAM单元包括至少一PG晶体管、至少一PD晶体管和至少一PU晶体管，其中所述PG晶体管的鳍片沟道的表面晶向为[110]；所述PD晶体管和所述PU晶体管的鳍片沟道的表面晶向为[100]。在一个示例中，所述表面晶向为[110]的鳍片沟道与所述表面晶向为[100]的鳍片沟道之间的夹角为90度。在一个示例中，制备所述SRAM器件所使用的晶圆的表面晶向为[110]。在一个示例中，所述SRAM单元具有6T结构，所述6T结构中的PU晶体管、PD晶体管和PG晶体管的鳍片的数量关系为PU:PD:PG＝1:1:1。在一个示例中，所述SRAM单元的β值为1.1，γ值为1.4。在一个实施例中，本专利技术还提供一种电子装置，所述电子装置包括所述SRAM器件。根据本专利技术，在提升所述SRAM的静态噪声容限和写容限的同时，不增加制备所述SRAM的工艺难度。附图说明本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。附图中：图1A为现有的SRAM单元的电路图；图1B为图1A示出的SRAM单元的现有版图的示意图；图2为本专利技术根据图1A示出的SRAM单元提出的版图的示意图；图3为图2示出的版图按4×4阵列排布的示意图；图4A-图4G为制备图3示出的鳍片排布结构所依次实施的步骤所分别获得的器件的示意性剖面图；图5为图4A示出的器件的俯视图；图6为图4D示出的器件的俯视图；图7为图4E示出的器件的俯视图；图8为图4F示出的器件的俯视图。具体实施方式在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。为了彻底理解本专利技术，将在下列的描述中提出详细的步骤，以便阐释本专利技术提出的SRAM器件及其电子装置。显然，本专利技术的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本专利技术的较佳实施例详细描述如下，然而除了这些详细描述外，本专利技术还可以具有其他实施方式。应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。[示例性实施例一]为了解决现有的SRAM单元版图中表面晶向为[110]的鳍片沟道与表面晶向为[100]的鳍片沟道之间的夹角为45度造成制备工艺难度大为提升的问题，本专利技术提出制备如图1A示出的SRAM单元时，选用的晶圆的表面晶向为[110]，如图2所示，PG晶体管的鳍片沟道201的表面晶向为[110]，PU晶体管和PD晶体管的鳍片沟道202的表面晶向为[100]，表面晶向为[110]的鳍片沟道与表面晶向为[100]的鳍片沟道之间的夹角为90度，两个PU晶体管之间通过第一层金属互连线实现内部连通。根据如图2所示的版图制备出的SRAM单元的β值(PD/PG)为1.1，γ值(PG/PU)为1.4，所述SRAM的静态噪声容限和写容限得到提升。参照图4A-图4G，其中示出了制备图3示出的鳍片排布结构所依次实施的步骤所分别获得的器件的示意性剖面图。首先，如图4A所示，提供半导体衬底400，半导体衬底400的
构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底400的构成材料选用单晶硅。半导体衬底400的表面晶向为为[110]。在半导体衬底400上依次沉积第一硬掩膜层401、第二硬掩膜层402和第三硬掩膜层403，所述沉积为低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)、物理气相沉积(PVD)、原子层沉积(ALD)和分子束外延(MBE)中的一种。作为示例，所述硬掩膜层的材料可以选用氧化物、氮化物等。接下来，图案化第三硬掩膜层403和第二硬掩膜层402。作为示例，在半导体衬底400上形成图案化的光刻胶层，以所述光刻胶层为掩膜，依次蚀刻第三硬掩膜层403和第二硬掩膜层402，直至露出第一硬掩膜层401，所述蚀刻为常规的干法蚀刻。如图5所示，阴影区域500对应于实施上述图案化后的第三硬掩膜层403所覆盖的区域。接着，如图4B所示，在半导体衬底400上侧墙材料层沉积侧墙材料层404，覆盖第一硬掩膜层401以及实施所述图案化后的第三硬掩膜层403和第二硬掩膜层402。作为示例，采用共形沉积工艺沉积侧墙材料层404，使侧墙材料层404具有良好的台阶覆盖性。侧墙材料层404的材料包括氮化物等，优选与第三硬掩膜层403的材料相同。接着，如图4C所示，回蚀刻侧墙材料层404直至露出第一硬掩膜层401，以在第二硬掩膜层402的两侧形成侧墙405。采用常规的干法蚀刻实施所述回蚀刻，实施所述回蚀刻的过程中，第三硬掩膜层403被一并去除。接着，如图4D所示，去除第二硬掩膜层402。采用常规的干法蚀刻或湿法蚀刻实施所述去除，所述蚀刻的蚀刻剂对第二硬掩膜层402的蚀刻速率远高于对侧墙405和第一硬掩膜层401的蚀刻速率。如图6所示，阴影区域600对应于侧墙405所覆盖的区域。接着，如图4E所示，在半导体衬底400上形成图案化的另一光刻胶层406。如图7所示，阴影区域700对应于未本文档来自技高网...

【技术保护点】
一种SRAM器件，所述SRAM器件具有由多个SRAM单元构成的矩阵结构，所述SRAM单元包括至少一PG晶体管、至少一PD晶体管和至少一PU晶体管，其中所述PG晶体管的鳍片沟道的表面晶向为[110]；所述PD晶体管和所述PU晶体管的鳍片沟道的表面晶向为[100]。

【技术特征摘要】
1.一种SRAM器件，所述SRAM器件具有由多个SRAM单元构成的矩阵结构，所述SRAM单元包括至少一PG晶体管、至少一PD晶体管和至少一PU晶体管，其中所述PG晶体管的鳍片沟道的表面晶向为[110]；所述PD晶体管和所述PU晶体管的鳍片沟道的表面晶向为[100]。2.根据权利要求1所述的SRAM器件，其特征在于，所述表面晶向为[110]的鳍片沟道与所述表面晶向为[100]的鳍片沟道之间的夹角为90度。3.根据权利要求1所述的...

【专利技术属性】
技术研发人员：张弓，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31