一种基于时间交错采样的高速高精度数据采集系统技术方案

本发明专利技术公开了一种基于时间交错采样的高速高精度数据采集系统，其包括信号阻抗匹配转换模块(1)、时钟产生模块(2)、FPGA芯片(3)、DSP芯片(4)、高速差分信号接口模块(5)和千兆网口传输模块(6)。时间交错是指对于两路相位差为180度的时钟信号作为采样驱动信号，所述采样驱动信号的上升沿交替出现，ADC芯片由所述采样驱动信号的上升沿作为触发进行采样，使时钟信号的频率产生倍频效果。本发明专利技术系统采样速率最高可到800MHz，采样位数14bit，能够完成对任何输入信号的数字化采集。

【技术实现步骤摘要】

本专利技术涉及数据采集及数字通信领域，更特别地说，是指一种基于时间交错采样的高速高精度数据采集系统。
技术介绍
高速高精度数据采集系统，广泛的应用在雷达、导弹、通信、声纳、遥感、地质勘探、振动工程、无损检测、智能仪器、语音处理、激光多普勒测速、光时间域反射测量、物质光谱学与光谱测量、生物医学工程等多个领域，是众多应用场合的一项核心技术。而当前的高速高精度数据采集系统面临着以下问题：(1)单片ADC采样速率和采样分辨率的矛盾。高采样速率要求较短的转换时间，而高分辨率则要求较长的转换时间。分辨率与采样速率之间的这对矛盾制约着当前ADC技术的发展；同时材料、芯片工艺等因素的制约，也限制了ADC技术指标的快速提升。(2)多片ADC采样的误差问题。多片ADC并行采样技术，突破了单片ADC的限制，但是多个并行采样通道之间的不一致性引入三种通道失配误差(包括时间误差、增益误差、偏置误差)。通道失配误差会降低系统的整体性能，极大地增加硬件电路设计上的难度，并不可避免的提高设计制造成本。因此，针对以上问题，本专利技术提出一种软硬件结合，改进的，结构灵活，设计成本较低的高速高精度数据采集系统。
技术实现思路
本专利技术设计的数据采集系统利用时间交错并行采样技术，采样速率最高可到800MHz，采样位数14bit，完成对任何输入信号的数字化采集，并通过千兆网口上传PC机等后端存储分析设备。本专利技术系统整体可分为模拟信号采集部分和数字信号处理部分，两部分之间通过高速差分信号接口模块(5)连接，其中，模拟信号采集部分包括信号阻抗匹配转换模块(1)和时钟产生模块(2)，数字信号处理部分包括FPGA芯片(3)、DSP芯片(4)和千兆网口传输模块(6)。所述信号阻抗匹配转换模块(1)，对于输入的微弱小信号，进行放大并转换成差分信号，再由ADC转换芯片，转化为14bit的数字差分采样信号，传递给下一级的FPGA芯片(3)。该部分共有同步的两路信号输入转换通道。所述时钟产生模块(2)，主要是为ADC转换芯片提供高精度、低抖动的时钟信号，通过一个可编程的低抖动时钟倍频芯片，将一个较低频率的晶振倍频到系统所需的时钟频率，编程控制由FPGA实现，对倍频出来的时钟信号，再经过一片时钟消抖芯片进一步降低时钟的抖动，以满足高速率采样的需要。所述数字信号处理部分的FPGA芯片(3)，由verilog语言编写，完成对可编程的低抖动时钟倍频芯片的初始化设置，并在外部触发信号到来时，启动ADC转化并将ADC转化出的14-bit高速采样数据流，读入FPGA芯片，适当缓存后，传递给DSP芯片(4)。所述数字信号处理部分的DSP芯片(4)，接收到FPGA芯片(3)传递过来的高速采样数据流后，通过综合数字校正算法，抑制并消除各并行通道采样数据间的失配误差，从而得到真正精确的采样数据。所述千兆网口传输模块(6)，主要是在DSP芯片(4)的控制下，将经过校正得到的采样数据，通过千兆网口上传到上位机等存储分析设备中。在本专利技术中，时间交错是指对于两路相位差为180度的时钟信号作为采样驱动信号，所述采样驱动信号的上升沿交替出现，ADC芯片由所述采样驱动信号的上升沿作为触发进行采样，使两路时钟信号的频率产生倍频效果。本专利技术数据采集系统特点在于：1)在很多应用场合所要采样的信号会很微弱，这对数据采集系统提出了一定的挑战。本系统为了能采集到微弱的信号，特别设计了信号输入放大电路，可采集到正负0.5伏内的模拟电信号。2)本系统的时钟产生模块的特别设计极大地增强了系统的灵活性。首先，使用较低的晶振倍频获得较高的频率，避免了使用高成本的高频晶振，又通过时钟消抖芯片的处理，进一步保证了高频采样时时钟所需的低抖动性；第二，通过FPGA可对时钟倍频芯片的倍频数进行可编程控制，实现了在不改变硬件结构的前提下，软件灵活调整不同的采样率，以满足不同的采样需求；第三，双通道的同步采样设计，在可编程时钟设计的控制下，可实现不同采样频率下的同步双通道和独立单通道的灵活使用。从而实现高速采样。3)采样国际先进的AD芯片，是高速高精度采集系统实现的硬件基础，同时也保证了采样数据的精确性和可靠性。4)本系统采用的FPGA与DSP组合的架构，一方面，完成了高速采样数据流的缓存和传输，另一方面，配合灵活方便的综合数字校正算法，可抑制和消除系统采样误差，保证高速高精度的准确采样，降低硬件设计难度以及整体成本。5)系统模拟部分和数字部分的分开设计，可实现良好的可扩展性，方便快捷地完成系统的维护和升级，缩短系统的开发时间，同时可根据应用场合的不同进行灵活调整。6)系统中千兆网口的设计能方便上位机等存储分析设备的接受。附图说明图1是本专利技术基于时间交错采样的高速高精度数据采集系统整体结构图。图2是本专利技术信号阻抗匹配转换部分结构图。图3是本专利技术系统时钟产生部分结构图。图4是本专利技术采样工作流程图。图5是本专利技术采样时钟信号对比图。图6是本专利技术信号阻抗匹配转换模块的电路原理图。图7A、图7B、图7C和图7D是本专利技术时钟产生模块的电路原理图。1.信号阻抗匹配转换模块2.时钟产生模块3.FPGA芯片4.DSP芯片5.高速差分信号接口模块6.千兆网口传输模块具体实施方式下面将结合附图对本专利技术做进一步的详细说明。参见图1所示，本专利技术设计了一种基于时间交错采样的高速高精度数据采集系统，该数据采集系统分为模拟信号采集部分和数字信号处理部分，两部分之间通过高速差分信号接口模块5连接；其中，模拟信号采集部分包括信号阻抗匹配转换模块1和时钟产生模块2；数字信号处理部分包括FPGA芯片3、DSP芯片4和千兆网口传输模块6。所述FPGA芯片采用Spartan6系列，所述DSP芯片采用TMS320C6455。信号阻抗匹配转换模块1和时钟产生模块2的电路原理如图6、图7A、图7B、图7C和图7D所示。信号阻抗匹配转换模块1：在本专利技术的信号阻抗匹配转换模块1中，当触发采样信号C7到来时，FPGA芯片3会发出第一ADC采集信号K3；该K3经高速差分信号接口模块5输出第二ADC采集信号K5，从而启动ADC采集过程；对采集到的微弱小信号M_in转化为14bit的数字差分采样信号M1；该M1经高速差分信号接口模块5输出第一差分信号M5；该M5经FPGA芯片3输出第二差分信号D3；D3再经DSP芯片4，而后由千兆网口传输模块6输出第三差分信号D_out。整个的高速高精度数据采集是在采样时钟T2下进行的。在本专利技术中，微弱小信号是指幅值为±0.5V、频率为0～100MHz的信号。在本专利技术中，信号阻抗匹配转换模块1采用双通道结构，即对采集到的微弱小信号M_in分别经第一信号采集通道和第二信号采集通道，两路信号输入转换通道的采样时钟T2同步，用于对采集到的微弱小信号M_in进行幅值放大并转换成差分信号输出，输出的是转化为14bit的数字差分采样信号。参见图2所示，信号阻抗匹配转换模块1包括有第一输入阻抗匹配单元111、第一差分信号放大器112、第一延时器113、第一ADC芯片114、第二ADC芯片115、第二输入阻抗匹配单元121、第二差分信号放大器122、第二延时器123、第三ADC芯片124和第四ADC芯片125；其中，第一输入阻抗匹配单元111、第一差分信号放大器112、第本文档来自技高网...

【技术保护点】
一种基于时间交错采样的高速高精度数据采集系统，该高速高精度数据采集系统包括有FPGA芯片(3)、DSP芯片(4)以及千兆网口传输模块(6)，其特征在于还包括有：信号阻抗匹配转换模块(1)、时钟产生模块(2)以及高速差分信号接口模块(5)；所述信号阻抗匹配转换模块(1)包括有第一输入阻抗匹配单元(111)、第一差分信号放大器(112)、第一延时器(113)、第一ADC芯片(114)、第二ADC芯片(115)、第二输入阻抗匹配单元(121)、第二差分信号放大器(122)、第二延时器(123)、第三ADC芯片(124)和第四ADC芯片(125)；其中，第一输入阻抗匹配单元(111)、第一差分信号放大器(112)、第一延时器(113)、第一ADC芯片(114)和第二ADC芯片(115)构成第一信号采集通道；第一信号采集通道采样得到的信号记为第一通道信号M_in_1；其中，第二输入阻抗匹配单元(121)、第二差分信号放大器(122)、第二延时器(123)、第三ADC芯片(124)和第四ADC芯片(125)构成第二信号采集通道；第二信号采集通道采样得到的信号记为第二通道信号M_in_2；所述时钟产生模块(2)包括压控晶振(311)、可编程时钟倍频芯片(312)和时钟消抖芯片(313)；当触发采样信号C7到来时，FPGA芯片(3)会发出第一ADC采集信号K3；该K3经高速差分信号接口模块(5)输出第二ADC采集信号K5，从而启动ADC采集过程；对采集到的微弱小信号M_in转化为14bit的数字差分采样信号M1；该M1经高速差分信号接口模块(5)输出第一差分信号M5；该M5经FPGA芯片(3)输出第二差分信号D3；D3再经DSP芯片(4)，而后由千兆网口传输模块(6)输出第三差分信号D_out。...

【技术特征摘要】
1.一种基于时间交错采样的高速高精度数据采集系统，该高速高精度数据采集系统包括有FPGA芯片(3)、DSP芯片(4)以及千兆网口传输模块(6)，其特征在于还包括有：信号阻抗匹配转换模块(1)、时钟产生模块(2)以及高速差分信号接口模块(5)；所述信号阻抗匹配转换模块(1)包括有第一输入阻抗匹配单元(111)、第一差分信号放大器(112)、第一延时器(113)、第一ADC芯片(114)、第二ADC芯片(115)、第二输入阻抗匹配单元(121)、第二差分信号放大器(122)、第二延时器(123)、第三ADC芯片(124)和第四ADC芯片(125)；其中，第一输入阻抗匹配单元(111)、第一差分信号放大器(112)、第一延时器(113)、第一ADC芯片(114)和第二ADC芯片(115)构成第一信号采集通道；第一信号采集通道采样得到的信号记为第一通道信号M_in_1；其中，第二输入阻抗匹配单元(121)、第二差分信号放大器(122)、第二延时器(123)、第三ADC芯片(124)和第四ADC芯片(125)构成第二信号采集通道；第二信号采集通道采样得到的信号记为第二通道信号M_in_2；所述时钟产生模块(2)包括压控晶振(311)、可编程时钟倍频芯片(312)和时钟消抖芯片(313)；当触发采样信号C7到来时，FPGA芯片(3)会发出第一ADC采集信号K3；该K3经高速差分信号接口模块(5)输出第二ADC采集信号K5，从而启动ADC采集过程；对采集到的微弱小信号M_in转化为14bit的数字差分采样信号M1；该M1经高速差分信号接口模块(5)输出第一差分信号M5；该M5经FPGA芯片(3)输出第二差分信号D3；D3再经DSP芯片(4)，而后由千兆网口传输模块(6)输出第三差分信号D_out。2.根据权利要求1所述的基于时间交错采样的高速高精度数据采集系统，其特征在于：对采集到的第一通道信号M_in_1在第一输入阻抗匹配单元(111)中进行50欧的阻抗匹配处理，输出第一匹配后信号M111；第一匹配后信号M111在第一差分信号放大器(112)中进行幅值放大并由单端信号转换为差分信号，输出第一差分信号M112；该第一差分信号M112分别输出给第一ADC芯片(114)、第二ADC芯片(115)；对采集到的第二通道信号M_in_2在第二输入阻抗匹配单元(121)中进行50欧的阻抗匹配处理，输出第二匹配后信号M121；第二匹配后信号M121在第二差分信号放大器(122)中进行幅值放大并由单端信号转换为差分信号，输出第二差分信号M122；该第二差分信号M122分别输出给第三ADC芯片(124)、第四ADC芯片(125)。3.根据权利要求1所述的基于时间交错采样的高速高精度数据采集系统，其特征在于：时钟产生模块(2)用于产生采样时钟T2，所述采样时钟T2是超低抖动的正弦信号，频率可编程控制，最高不超过400MHz。4.根据权利要求1所述的基于时间交错采样的高速高精度数据采集系统，其特征在于：第一延时器(113)对采样时钟T2进行180度相位延时处理，得到第一延时时钟T113；第二延时器(123)对采样时钟T113进行180度相位延时处理，得到第二延时时钟T123；第一ADC芯片数据(114)和第二ADC芯片数据(115)的采样时间相差采样时钟信号T2的半个周期，两个数据交替复现得到完整的数字信号；第一ADC芯片(114)，当接受到第二ADC采集信号K5的启动指令后，依据采样时钟T2对第一差分信号M112进行采样处理转化为14bit的数字差分采样信号输出，记为第一路差分信号D114。第二ADC芯片(115)，当接受到第二ADC采集信号K5的启动指令后，依据第一延时时钟T113对第一差分信号M112进行采样处理转化为14bit的数字差分采样信号输出，记为第二路差分信号D115。第三ADC芯片(124)，当接受到第二ADC采...

【专利技术属性】
技术研发人员：郑红，李昊阳，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：北京;11