有功率效率的处理器体系结构制造技术

本发明专利技术涉及有功率效率的处理器体系结构。在一个实施例中，本发明专利技术包括用于从加速器接收中断，响应于中断，将恢复信号直接发送到小核，将大核的执行状态的子集提供到第一小核，以及判断小核是否可以处理与中断相关联的请求，如果判断是肯定的，在小核中执行与该请求相对应的操作，否则，将大核执行状态和恢复信号提供到大核的方法。描述并要求保护其他实施例。

【技术实现步骤摘要】
本申请是申请日为2011年9月6日申请号为第201180073263.X号专利技术名称为“有功率效率的处理器体系结构”的中国专利申请的分案申请。背景通常，当可能时，处理器使用电能节省睡眠模式，诸如根据高级配置和电源接口(ACPI)标准(例如，2006年10月10日发布的Rev.3.0b)。当核空闲或不完全被使用时，除电压和频率调整(DVFS或ACPI性能状态(P状态))之外，这些所谓的C状态核低功率状态(ACPI C状态)可以节省电能。然而，甚至在多核处理器上下文中，核常常从生效的睡眠状态醒来，以执行相对简单的操作，然后，返回到睡眠状态。此操作会对功率效率产生不利的影响，因为退出和返回低功率状态存在延迟和功率消耗的成本。在状态转换过程中，在一些类型的处理器中可能消耗电能但并不完成有用的工作，这对功率效率不利。在退出低功率状态时要处理的操作的示例包括：键盘输入、计时器中断、网络中断、等等。为以功率敏感的方式来处理这些操作，当前操作系统(OS)通过一次处理较大的数据量或移动到无空循环OS(其中没有周期性的计时器中断，只有零星的编程中断)，来改变程序行为。另一策略是使用计时器聚合，其中，将多个中断组合起来并同时处理。但是，除了改变程序的行为之外，这些选项中全部都产生复杂性，并仍会导致功率效率低的操作。进一步地，某些类型的软件(例如，媒体播放)会通过请求频繁的周期性唤醒(不管多少工作需要完成)，而尝试击败硬件功率效率机制。如此，无空循环/计时器聚合策略可以通过减少不需要的从深C状态中醒来的次数，来节省一定功率，但是，它们需要对OS进行侵害性的改变，并可能花费大量的时间穿过计算生态系统，因为这样的改变直到操作系统的新版本被分发之前不会被实现。附图简述图1是根据本专利技术的一个实施例的处理器的框图。图2是根据本专利技术的另一实施例的处理器的框图。图3是根据本专利技术的一个实施例的在核之间的恢复流选项的流程图。图4是根据本专利技术的一个实施例的方法的流程图。图5是根据本专利技术的一个实施例的用于传输执行状态的方法的流程图。图6是根据本专利技术的再一个实施例的处理器的框图。图7是示出了根据本专利技术的更进一步的实施例的处理器的框图。图8是根据本专利技术的再一个实施例的处理器的框图。图9是根据本专利技术的一个实施例的时序图。图10是根据本专利技术的一个实施例的节电量的图解说明。图11是根据本专利技术的实施例的系统的框图。具体实施方式在各种实施例中，在异构型处理器环境中，平均功率消耗会缩小。此异构型环境由于系统和功率效率原因，可以包括大型的快速核和较小的更有功率效率的核。进一步地，各实施例可以对在处理器上执行的操作系统(OS)透明的方式来提供此功率控制。然而，本专利技术的范围不仅限于异构型环境，也可以用于同质的环境(以对OS透明的，但不一定硬件异构的角度而言)，以降低平均功率(例如，在多处理器环境中，使尽可能多的核睡眠)。各实施例可以在硬件加速的环境(诸如其中核常常睡眠的基于平板计算机和芯片上系统(SoC)体系结构)中特别合适。一般而言，各实施例通过将所有唤醒信号定向到较小的核而并非较大的核，来进行功率控制。如此，当系统95％空闲时，平均功率可以降低超过两倍。如下文所描述的，在许多实施例中，可以将此较小的核与OS分离。即，此较小的核的存在对OS来说是未知的，如此，此核对OS不可见。如此，各实施例可以对OS以及在处理器上执行的应用程序所透明的方式，通过处理器硬件提供有功率效率的处理器操作。现在参考图1，所示是根据本专利技术的一个实施例的处理器的框图。如图1所示，处理器100可以是具有若干个大核、小核和加速器的异构型处理器。虽然此处是在多核处理器的上下文中描述的，但是，可以理解，实施例不受限制，在各实现中，可以在SoC或其他基于半导体的处理设备内。请注意，加速器可以基于输入工作的队列来执行工作，无论处理器核是否已经通电。在图1的实施例中，处理器100包括多个大核。在所示出的特定实施例中，示出了两个这样的核110a和110b(一般性地，大核110)，虽然可以理解，可以提供两个以上的这样的大核。在各实现中，这些大核可以是具有相对复杂的流水线体系结构并根据复杂指令集计算(CISC)体系结构来操作的无序(out-of-order)处理器。另外，处理器100还包括多个小核120a-120n(一般性地，小核120)。虽然在图1的实施例中示出了8个这样的核，但是，可以理解，本专利技术的范围在此方面不受限制。在各种实施例中，小核120可以是有功率效率的有序(in-order)处理器，例如，以根据CISC或精简指令集计算(RISC)体系结构来执行指令。在某些实现中，这些核中的两个或更多的核可以串联耦合在一起，以执行相关处理，例如，如果多个大核处于节能状态，那么，一个或多个较小的核可以处于活动以执行工作，否则这些工作将唤醒大核。在许多实施例中，小核120可以对OS是透明的，虽然在其他实施例中，小核和大核可以暴露于OS，有配置选项可用。一般而言，可以在不同的实施例中使用大核的和小核之间的任何核的混合。例如，可以对每个大核提供单个小核，或者在其他实施例中，单个小核可以与多个大核相关联。如此处所使用的，术语“大核”可以是具有相对复杂的设计并与“小核”相比可能消耗相对大的芯片面积的处理器核，而小核可以具有复杂性较小的设计并消耗相应地小一些的的芯片面积。另外，小一些的核相比于较大的核而言功率效率更高，因为它们可能比较大的核具有更小的热设计功耗(TDP)。然而，可以理解，与大核相比，较小的核在其处理能力方面是受限制的。例如，这些较小的核可能不能处理在大核中可行的所有操作。另外，较小的核在指令处理时可能是效率相对较低的。即，在大核中比在小核中更快速地执行指令。进一步可以看出，大核110和小核120都可以耦合到互连130。在不同的实施例中，可以实现此互连结构的不同的实现。例如，在某些实施例中，互连结构可以根据前端总线(FSB)体系结构或快速路径互连(QPI)协议。在其他实施例中，互连结构可以根据一给定的系统互连结构。仍参考图1，多个加速器140a-140c还可以耦合到互连130。虽然本专利技术的范围在这方面不受限制，但是，加速器还可以包括媒体处理器，诸如音频和/或视频处理器、密码处理器，固定功能单元、等等。这些加速器可以由设计核的相同设计人员来设计，或者可以是包括到处理器中的独立第三方智能属性(IP)块。一般而言，专用处理任务可以在这些加速器中比它们在大核或小核中更有效率地执行，无论是就性能而言还是就功率消耗而言。虽然在图1的实施例中利用此特定实现示出的，但是可以理解，本专利技术的范围在这方面不受限制。例如，代替只有两种类型的核(即，大核和小核)，其他实施例可以具有多个核的层次结构，包括至少大核、中等核和小核，中等核具有比小核更大的芯片面积，但是比大核更小的芯片面积，并具有在大核和小核的功率消耗之间的对应的功率消耗。在其他实施例中，小核可以嵌入在较大的核内，例如，作为较大的核的逻辑和结构的子集。此外，尽管在图1的实施例中被示为包括多个大核和多个小核，但是，对于诸如移动处理器或SoC之类的某些实现，可以只提供单个大核和单个小核。具体而言，现在参考图2，所示是根据本专利技术的另一实施例的处理器的框图，其中，处理器1本文档来自技高网...

【技术保护点】
一种处理器，包括：第一多个核；第二多个核，所述第二多个核中的一个核在操作时比所述第一多个核中的一个核具有较低的功耗；互连，耦合至所述第一多个核和所述第二多个核；以及与至少所述第一多个核耦合的共享高速缓存存储器；其中，至少部分基于性能要求，使执行状态从所述第二多个核中的所述核被传输至所述第一多个核中的所述核以便使所述第一多个核中的所述核执行一操作。

【技术特征摘要】
1.一种处理器，包括：第一多个核；第二多个核，所述第二多个核中的一个核在操作时比所述第一多个核中的一个核具有较低的功耗；互连，耦合至所述第一多个核和所述第二多个核；以及与至少所述第一多个核耦合的共享高速缓存存储器；其中，至少部分基于性能要求，使执行状态从所述第二多个核中的所述核被传输至所述第一多个核中的所述核以便使所述第一多个核中的所述核执行一操作。2.如权利要求1所述的处理器，其特征在于还包括：使所述第一多个核中的所述核执行所述操作的逻辑。3.如权利要求2所述的处理器，其特征在于，所述逻辑用于在所述第一多个核中的所述核以及所述第二多个核中的所述核处于低功率状态时，使所述第二多个核中的所述核而非所述第一多个核中的所述核响应于一中断而被唤醒。4.如权利要求3所述的处理器，其特征在于，所述逻辑用于在表格的条目指出所述第二多个核中的所述核响应于与所述中断相同类型的前一中断产生过未定义故障时，使所述第一多个核中的所述核而非所述第二多个核中的所述核响应于所述中断而被唤醒。5.如权利要求3所述的处理器，其特征在于，所述逻辑用于分析多个中断，且如果所述多个中断的大部分要被所述第一多个核中的所述核处理，则所述逻辑不响应于所述中断而唤醒所述第二多个核中的所述核，而是唤醒所述第一多个核中的所述核。6.如权利要求1所述的处理器，其特征在于还包括中断控制器，用于接收多个中断并且将所述多个中断引导至所述第一多个核和所述第二多个核中的至少一者中的一个或多个核。7.如权利要求1所述的处理器，其特征在于，所述执行状态包括多个寄存器，所述多个寄存器包括通用寄存器和配置寄存器。8.如权利要求1所述的处理器，其特征在于，所述执行状态包括所述第二多个核中的所述核的执行状态的子集。9.如权利要求8所述的处理器，其特征在于，响应于所述第二多个核中的所述核不能处理至少一个所请求的操作的确定，所述执行状态的所述子集与所述第一多个核中的所述核的执行状态的其余部分合并。10.一种设备，包括：用于执行指令的第一多个核装置；用于执行指令的第二多个核装置，所述第二多个核装置中的一个核装置在操作时比所述第一多个核装置中的一个核装置具有较低的功耗；互连装置，用于耦合至所述第一多个核装置且用于耦合至所述第二多个核装置；以及与至少所述第一多个核装置耦合的共享高速缓存存储器装置；其中，至少部分基于性能要求，使执行状态从所述第二多个核装置中的所述核装置被传输至所述第一多个核装置中的所述核装置以便使所述第一多个核装置中的所述核装置执行一操作。11.如权利要求10所述的设备，其特征在于还包括：用于使所述执行状态从所述第二多个核装置中的所述核装置传输至所述第一多个核装置中的所述核装置的装置。12.如权利要求10所述的设备，其特征在于还包括中断控制装置，用于接收多个中断并且将所述多个中断引导至所述第一多个核装置和所述第二多个核装置中的至少一者中的一个或多个核装置。13.一种方法，包括：使一处理器的第二多个核中的一个核执行一操作，所述处理器包括第一多个核、所述第二多个核、耦合至所述第一多个核且耦合至所述第二多个核的互连、以及与至少所述第一多个核耦合的共享高速缓存存储器，所述第二多个核中的所述核在操作时比所述第一多个核中的一个核具有较低的功耗；以及至少部分基于性能要求，使执行状态从所述第二多个核中的所述核被传输至所述第一多个核中的所述核以便使所述第一多个核中的所述核执行所述操作。14.如权利要求13所述的方法，其特征在于还包括：在所述第一多个核中的所述核以及所述第二多个核中的所述核处于低功率状态时，使所述第二多个核中的所述核而非所述第一多个核中的所述核响应于一中断而被唤醒。15.如权利要求...

【专利技术属性】
技术研发人员：A·J·赫德瑞奇，R·G·伊利卡尔，R·艾耶，S·斯里尼瓦桑，J·摩西，S·马基嫩，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US