一种电路仿真方法及装置制造方法及图纸

本发明专利技术提供了一种电路仿真方法及装置，所述方法包括：接收所述电路对应的物理拓扑结构图；根据地址译码信号线、数据读写信号线及ATD控制信号线在所述物理拓扑结构图中确定仿真路径；对所述仿真路径对应的储存单元阵列进行处理，获取简化后的所述电路；通过各DQ端口接收各模式的仿真激励对所述简化后的电路进行仿真；如此，该仿真方法通过确定关键仿真路径，有效减少电路器件规模或版图网表规模，提高仿真速度，降低仿真结果占用的硬盘资源；在对所述仿真路径对应的储存单元阵列进行处理时，还保留有完整的位线负载，确保仿真的精度。

【技术实现步骤摘要】

本专利技术属于微处理器
，尤其涉及一种电路仿真方法及装置。
技术介绍
在微处理器领域，随着电路器件规模越来越大，电路的仿真工作也面临着巨大的挑战。这里，面临的挑战主要包括以下两方面：第一、电路器件规模越来越来大，仿真时间也越来越长且仿真结果占用大量硬盘资源；第二、随着工艺尺寸的不断减小，器件和布线的寄生参数的数量远远超过了器件本身的数量，很大程度上增加了后仿真网表的容量。现有技术中，虽然有设计者采用仿真速度更快的仿真器进行电路仿真，但仿真速度远远达不到期望值。基于此，目前亟需一种新型的仿真方法，以解决上述问题。
技术实现思路
针对现有技术存在的问题，本专利技术实施例提供了一种电路仿真方法及装置，用以解决现有技术中对大规模且重复单元多的电路进行仿真时，仿真速度慢且仿真结果占用大量硬盘资源的技术问题。本专利技术提供一种电路仿真方法，所述方法包括：接收所述电路对应的物理拓扑结构图；根据地址译码信号线、数据读写信号线及地址转换检测(ATD，Address Transition detector)控制信号线在所述物理拓扑结构图中确定仿真路径；对所述仿真路径对应的储存单元阵列进行处理，获取简化后的所述电路；通过各数据传输端口DQ接收各模式的仿真激励对所述简化后的电路进行仿真。上述方案中，根据地址译码信号线、数据读写信号线及地址转换检测ATD控制信号线在所述物理拓扑结构图中确定仿真路径具体包括：在所述物理拓扑结构图中，确定离中心物理距离最远的一块储存单元阵列；根据所述地址译码信号线地址译码信号线、所述数据读写信号线及所述ATD控制信号线在物理拓扑结构图中选通一条最长路径的信号路径作为所述仿真路径。上述方案中，所述仿真路径具体为延时最长的路径。上述方案中，对所述仿真路径对应的储存单元阵列进行处理具体包括：保留所述仿真路径对应的储存单元阵列中的M行，保留所述对应的储存单元阵列中S-M行的位线负载；其中，所述仿真路径对应的储存单元阵列中共包括S行。上述方案中，当保留所述对应的储存单元阵列中S-M行的位线负载后，所述方法还包括：删除剩余所有的所述储存单元阵列。上述方案中，所述物理拓扑结构图包括：第一储存单元阵列、第二储存单元阵列、第三储存单元阵列、第四储存单元阵列、第五储存单元阵列、第六储存单元阵列、第七储存单元阵列及第八储存单元阵列；其中，所述第一储存单元阵列与所述第三储存单元阵列相互对称、所述第二储存单元阵列与所述第四储存单元阵列相互对称、所述第五储存单元阵列与所述第七储存单元阵列相互对称、所述第六储存单元阵列与所述第八储存单元阵列相互对称。上述方案中，通过各数据传输端口DQ接收各模式的仿真激励对所述电路进行仿真具体包括：DQ<0>保持“0”不变；DQ<1>保持“1”不变；DQ<2>以最快频率从“0”到“1”变化；DQ<3>以最快频率从“1”到“0”变化；DQ<4>以最快频率的二分频从“0”到“1”变化；DQ<5>以最快频率的二分频从“1”到“0”变化；DQ<6>以最快频率的四分频从“0”到“1”变化；DQ<7>以最快频率的四分频从“1”到“0”变化。本专利技术同时还提供一种电路仿真装置，所述装置包括：接收单元，用于接收所述电路对应的物理拓扑结构图；确定单元，用于根据地址译码信号线、数据读写信号线及ATD控制信号线在所述物理拓扑结构图中确定仿真路径；处理单元，用于对所述仿真路径对应的储存单元阵列进行处理，获取简化后的所述电路；仿真单元，用于通过各数据传输端口DQ接收各模式的仿真激励对所述电路进行仿真。上述方案中，所述确定单元具体用于：在所述物理拓扑结构图中，确定离中心物理距离最远的一块储存单元阵列；根据所述地址译码信号线地址译码信号线、所述数据读写信号线及所述ATD控制信号线在物理拓扑结构图中选通一条最长路径的信号路径作为所述仿真路径。上述方案中，所述处理单元具体用于：保留所述仿真路径对应的储存单元阵列中的M行，保留所述对应的储存单元阵列中S-M行的位线负载；其中，所述仿真路径对应的储存单元阵列中共包括S行。本专利技术提供了一种电路仿真方法及装置，所述方法包括：接收所述电路对应的物理拓扑结构图；根据地址译码信号线、数据读写信号线及地址转换检测ATD控制信号线在所述物理拓扑结构图中确定仿真路径；对所述仿真路径对应的储存单元阵列进行处理，获取简化后的所述电路；通过各数据传输端口DQ接收各模式的仿真激励对所述简化后的电路进行仿真；如此，该仿真方法通过确定关键仿真路径，有效减少了电路器件规模或版图网表规模，仿真时只需对该仿真路径对应的信号通路进行仿真即可验证整个电路的性能，这样就提高了仿真速度，降低仿真结果占用的硬盘资源；在对所述仿真路径对应的储存单元阵列进行处理时，还保留有完整的位线负载，确保仿真的精度。附图说明图1为本专利技术实施例一提供的电路仿真方法流程示意图；图2为本专利技术实施例一提供的电路对应的物理拓扑结构图；图3为本专利技术实施例一提供的对所述仿真路径对应的储存单元阵列进行处理后的结构图；图4为本专利技术实施例一提供的储存单元阵列的电路图；图5为本专利技术实施例二提供的电路仿真装置整体结构示意图。具体实施方式为了对大规模且重复单元多的电路进行仿真时，提高仿真速度慢且降低仿真结果占用的硬盘资源时，本专利技术提供了一种电路仿真方法及装置，所述方法包括：接收所述电路对应的物理拓扑结构图；根据地址译码信号线、数据读写信号线及地址转换检测ATD控制信号线在所述物理拓扑结构图中确定仿真路径；对所述仿真路径对应的储存单元阵列进行处理，获取简化后的所述电路；通过各数据传输端口DQ接收各模式的仿真激励对所述简化后的电路进行仿真。下面通过附图及具体实施例对本专利技术的技术方案做进一步的详细说明。实施例一本实施例提供一种电路仿真方法，所述电路具有大规模器件且重复单元多的特点，本实施例以静态随机存储器(SRAM，Static RAM)为例，对SRAM进行仿真时，如图1所示，所述仿真方法包括以下步骤：步骤110，接收所述电路对应的物理拓扑结构图。本步骤中，首先仿真软件接收所述SRAM的电路或版图网表对应的物理拓扑结构图，参见图2，所述物理拓扑结构图具体包括：第一储存单元阵列A1、第二储存单元阵列A2、第三储存单元阵列A3、第四储存单元阵列A4、第五储存单元阵列B1、第六储存单元阵列B2、第七储存单元阵列B3及第八储存单元阵列B4；其中，所述第一储存单元阵列A1与所述第三储存单元阵列A3相互对称、所述第二储存单元阵列A2与所述第四储存单元阵列A4相互对称、所述第五储存单元阵列B1与所述第七储存单元阵列B3相互对称、所述第六储存单元阵列B2与所述第八储存单元阵列B4相互对称。其中，各个储存单元阵列之间都布有地址译码信号线(包括位线译码信号线及字线译码信号线)及读写控制信号线；这里，各个储存单元阵列为一个X*Y的阵列。存储器每个周期只能是对其中一个储存单元阵列进行读写。那么就可以根据所述位线译码信号线及读写控制信号线来确定具体的储存单元阵列进行读写。具体地，根据位线译码信号线确定选通的列，根据字线译码信号线确定选通的行；当列和行都确定了，相当于坐标确定了，那么存储单元阵列的位置也本文档来自技高网...

【技术保护点】
一种电路仿真方法，其特征在于，所述方法包括：接收所述电路对应的物理拓扑结构图；根据地址译码信号线、数据读写信号线及地址转换检测ATD控制信号线在所述物理拓扑结构图中确定仿真路径；对所述仿真路径对应的储存单元阵列进行处理，获取简化后的所述电路；通过各数据传输端口DQ接收各模式的仿真激励对所述简化后的电路进行仿真。

【技术特征摘要】
1.一种电路仿真方法，其特征在于，所述方法包括：接收所述电路对应的物理拓扑结构图；根据地址译码信号线、数据读写信号线及地址转换检测ATD控制信号线在所述物理拓扑结构图中确定仿真路径；对所述仿真路径对应的储存单元阵列进行处理，获取简化后的所述电路；通过各数据传输端口DQ接收各模式的仿真激励对所述简化后的电路进行仿真。2.如权利要求1所述的方法，其特征在于，根据地址译码信号线、数据读写信号线及地址转换检测ATD控制信号线在所述物理拓扑结构图中确定仿真路径具体包括：在所述物理拓扑结构图中，确定离中心物理距离最远的一块储存单元阵列；根据所述地址译码信号线地址译码信号线、所述数据读写信号线及所述ATD控制信号线在物理拓扑结构图中选通一条最长路径的信号路径作为所述仿真路径。3.如权利要求2所述的方法，其特征在于，所述仿真路径具体为延时最长的路径。4.如权利要求1所述的方法，其特征在于，对所述仿真路径对应的储存单元阵列进行处理具体包括：保留所述仿真路径对应的储存单元阵列中的M行，保留所述对应的储存单元阵列中S-M行的位线负载；其中，所述仿真路径对应的储存单元阵列中共包括S行。5.如权利要求4所述的方法，其特征在于，当保留所述对应的储存单元阵列中S-M行的位线负载后，所述方法还包括：删除剩余所有的所述储存单元阵列。6.如权利要求1所述的方法，其特征在于，所述物理拓扑结构图包括：第一储存单元阵列、第二储存单元阵列、第三储存单元阵列、第四储存单元阵列、第五储存单元阵列、第六储存单元阵列、第七储存单元阵列及第八储存单元阵列；其中，所述第一储存单元阵列与所述第三储存单元阵列相互对称、所述第二储存单元阵列与所述第四储存单元阵列相互对称、所述第五储存单元阵...

【专利技术属性】
技术研发人员：王林飞，罗家俊，韩郑生，刘海南，陈丽坤，张宏远，周月琳，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11