集成电路和制造集成电路的方法技术

对拉伸性应变的硅层进行图案化以形成在第一衬底区域中的第一组鳍以及在第二衬底区域中的第二组鳍。该第二组鳍覆盖有拉伸性应变的材料，并且执行退火以使在该第二组鳍中的拉伸性应变的硅半导体材料弛豫并在该第二区域中产生多个弛豫的硅半导体鳍。该第一组鳍覆盖有掩模，并且在这些弛豫的硅半导体鳍上提供硅锗材料。然后，将来自该硅锗材料的锗驱入这些弛豫的硅半导体鳍中以在该第二衬底区域中产生多个压缩性应变的硅锗半导体鳍(从中形成多个p沟道鳍式FET器件)。去除该掩模以显露出在该第一衬底区域中的多个拉伸性应变的硅半导体鳍(从中形成多个n沟道鳍式FET器件)。

【技术实现步骤摘要】

本专利技术涉及集成电路，并且具体地涉及使用半导体材料鳍制造的场效应晶体管(FET)器件，其中，NFET器件利用拉伸性应变的硅鳍材料，并且PFET器件利用压缩性应变的硅锗鳍材料。
技术介绍
本领域技术人员认识到，相对于n沟道金属氧化物半导体(MOS)场效应晶体管(FET)器件，拉伸性应变的硅(Si)材料提供了增大的电子迁移率和提高的性能。然而，许多集成电路设计同样要求使用p沟道MOSFET器件。这种类型的电路通常被称为互补金属氧化物半导体(CMOS)电路。遗憾的是，拉伸性应变的硅材料对而是优选压缩性应变的硅锗(SiGe)材料以提高空穴迁移率并且提高性能的p沟道MOSFET器件的操作是不利的。拉伸性应变的硅材料与压缩性应变的硅锗材料在支持CMOS电路的制造的公共衬底上的集成已被证明是个挑战。现有技术教导了利用鳍式FET型场效应晶体管形成集成电路。鳍式FET晶体管包括沟道区，该沟道区被定向为与衬底的表面平行地传导电流。沟道区被提供在半导体材料的被称为“鳍”的细长部分中。晶体管的源极区和漏极区形成在沟道区的任一侧上的细长部分中。栅极被放置为跨坐在沟道区位置处的细长部分的两个相对侧之上和上，以提供对晶体管的导电状态的控制。该鳍式FET设计非常适合于制造多沟道晶体管，在该多沟道晶体管中多个细长部分被并联地形成以限定相邻的沟道区，这些沟道区通过晶体管栅极的以垂直定向在多个细长部分之上的中间栅极部分而彼此分离。优选以鳍式FET器件制造CMOS电路、n沟道MOSFET器件的半导体材料的细长部分(即，鳍)由拉伸性应变的硅材料制成并且p沟道MOSFET器件的半导体材料的细长部分(即，鳍)由压缩性应变的硅锗(SiGe)材料制成。然而，已经证明难以实现为了支持压缩性应变的硅锗材料的形成而在衬底上获得拉伸性应变的硅材料的弛豫。换言之，在用于支撑CMOS电路的鳍的衬底上提供拉伸性应变的硅材料与压缩性应变的硅锗材料两者具有挑战性。相应地，本领域中需要一种可以集成拉伸性应变的硅材料与压缩性应变的硅锗材料以便形成CMOS鳍式FET器件的制造方法。
技术实现思路
在实施例中，一种方法包括：在由衬底所支撑的拉伸性应变的硅半导体层上沉积硬掩模；将所述硬掩模和所述拉伸性应变的硅半导体层图案化为多个鳍；所述多个鳍包括在该衬底的第一区域中的第一组鳍以及在该衬底的第二区域中的第二组鳍；在该多个鳍上形成多个侧壁间隔物；沉积并图案化拉伸性应变的材料以覆盖该第二区域中的该第二组鳍但是不覆盖该第一组鳍；执行退火，该退火使在该衬底的该第二区域中的该第二组鳍的该拉伸性应变的硅半导体层弛豫；沉积并图案化掩模材料以覆盖该衬底的该第一区域中的该第一组鳍但是不覆盖该第二组鳍；在该衬底的该第二区域中的该第二组鳍上提供硅锗材料；将来自该硅锗材料的锗驱入该第二组鳍中以在该衬底的该第二区域中产生多个压缩性应变的硅锗半导体鳍；以及去除该掩模材料以在该衬底的该第一区域中产生多个拉伸性应变的硅半导体鳍。在实施例中，一种方法包括：在衬底的拉伸性应变的半导体层上沉积硬掩模；将所述硬掩模和所述拉伸性应变的半导体层图案化为多个鳍，所述多个鳍包括在该衬底的第一区域中的第一组鳍以及在该衬底的第二区域中的第二组鳍；形成并图案化拉伸性应变的材料，从而使得该拉伸性应变的材料覆盖该第二组鳍但是不覆盖该第一组
鳍；当该拉伸性应变的材料覆盖该第二组鳍但是不覆盖该第一组鳍时执行退火，该退火使在该第二组鳍中的该拉伸性应变的半导体材料弛豫，导致在该第二组鳍中的拉伸性应变比在该第一组鳍中的相对较低；形成并图案化掩模材料，从而使得该掩模材料覆盖该第一组鳍但是不覆盖该第二组鳍；在该第二组鳍上形成第二半导体材料，该第二半导体材料包括锗；将来自该第二半导体材料的锗驱入该第二组鳍中以在该衬底的该第二区域中产生多个压缩性应变的半导体鳍；以及去除该掩模材料以在该衬底的该第一区域中产生多个拉伸性应变的半导体鳍。在实施例中，一种方法包括：在由衬底所支撑的拉伸性应变的硅半导体层上沉积硬掩模；将所述硬掩模和所述拉伸性应变的硅半导体层图案化为多个鳍；所述多个鳍包括在该衬底的第一区域中的第一组鳍以及在该衬底的第二区域中的第二组鳍；在该多个鳍上形成多个侧壁间隔物；以拉伸性应变的材料覆盖该第二区域内的该第二组鳍，该拉伸性应变的材料不覆盖该第一组鳍；执行退火，该退火使在该第二组鳍中的该拉伸性应变的硅半导体材料弛豫以在该衬底的该第二区域中产生多个弛豫的硅半导体鳍；以掩模材料覆盖该衬底的该第一区域中的该第一组鳍，该掩模材料不覆盖该第二组鳍；在该衬底的该第二区域中的该弛豫的硅半导体鳍上提供硅锗材料；将来自该硅锗材料的锗驱入该弛豫的硅半导体鳍中以在该衬底的该第二区域中产生多个压缩性应变的硅锗半导体鳍；以及去除该掩模材料以在该衬底的该第一区域中产生多个拉伸性应变的硅半导体鳍。在实施例中，在该衬底的该第一区域中的这些拉伸性应变的硅半导体鳍用于产生多个第一导电类型鳍式FET晶体管，并且在该衬底的该第二区域中的这些压缩性应变的硅锗半导体鳍用于产生多个第二导电类型鳍式FET晶体管。在实施例中，一种集成电路包括：包含第一区域和第二区域的衬底；在该衬底的该第一区域中的多个拉伸性应变的硅半导体鳍；在
该衬底的该第二区域中的多个压缩性应变的硅锗半导体鳍；在该第一区域中的该多个拉伸性应变的硅半导体鳍之上延伸的第一金属栅极；以及在该第二区域中的该多个压缩性应变的硅锗半导体鳍之上延伸的第二金属栅极；其中，所述多个压缩性应变的硅锗半导体鳍包括已经被弛豫并且已经向其内驱入锗的拉伸性应变的硅半导体材料。附图说明为了更好地理解实施例，现在将仅以示例方式参照附图，在附图中：图1至图21B展示了形成CMOS鳍式FET器件的工艺步骤。具体实施方式现在参照图1至图21B，图1至图21B展示了形成CMOS鳍式FET器件的工艺步骤。将理解的是，附图不一定示出按比例绘制的特征。图1示出了绝缘体上硅(SOI)半导体衬底10，该绝缘体上硅半导体衬底包括在晶片的堆叠中的半导体衬底12、绝缘层14和拉伸性应变的硅半导体层16。这种衬底在本领域中通常通过首字母缩略词sSOI来提及，其中，小写字母“s”指的是术语“应变的(strained)”。拉伸性应变的硅半导体层16根据应用可以是掺杂的，或者替代性地可以是未掺杂的(在这种情况下，sSOI衬底10是“完全耗尽”型的)。例如，拉伸性应变的半导体层16可以具有30nm-50nm的厚度。绝缘层14在本领域中通常被称为掩埋氧化物(BOX)层。衬底10包括被预留用于形成多个第一极性(例如，n沟道)的器件(NFET)的区域18以及被预留用于形成多个第二相反极性(例如，p沟道)的器件(PFET)的区域20。然后，在半导体层16上沉积包括氮化硅(SiN)层34的硬掩模30。例如，可以使用化学气相沉积(CVD)工艺以例如大约20nm
的厚度来沉积氮化硅层34。在图2中示出了结果。然后使用在本领域已知的光刻工艺来从拉伸性应变的硅半导体层16中限定多个鳍50。对硬掩模30进行图案化，以在这些鳍50的期望位置处留下掩模材料36。然后，执行蚀刻操作(如各向异性干法蚀刻)穿过该掩模以在每个鳍50的每一侧上的层16中开出多个孔52。例如，在sSOI衬底本文档来自技高网...

【技术保护点】
一种方法，包括：在由衬底所支撑的拉伸性应变的硅半导体层上沉积硬掩模；将所述硬掩模和所述拉伸性应变的硅半导体层图案化为多个鳍；所述多个鳍包括在所述衬底的第一区域中的第一组鳍以及在所述衬底的第二区域中的第二组鳍；在所述多个鳍上形成多个侧壁间隔物；沉积并图案化拉伸性应变的材料以覆盖所述第二区域中的所述第二组鳍但是不覆盖所述第一组鳍；执行退火，所述退火使在所述衬底的所述第二区域中的所述第二组鳍的所述拉伸性应变的硅半导体层弛豫；沉积并图案化掩模材料以覆盖所述衬底的所述第一区域中的所述第一组鳍但是不覆盖所述第二组鳍；在所述衬底的所述第二区域中的所述第二组鳍上提供硅锗材料；将来自所述硅锗材料的锗驱入所述第二组鳍中以在所述衬底的所述第二区域中产生多个压缩性应变的硅锗半导体鳍；以及去除所述掩模材料以在所述衬底的所述第一区域中产生多个拉伸性应变的硅半导体鳍。

【技术特征摘要】
2015.05.06 US 14/705,2911.一种方法，包括：在由衬底所支撑的拉伸性应变的硅半导体层上沉积硬掩模；将所述硬掩模和所述拉伸性应变的硅半导体层图案化为多个鳍；所述多个鳍包括在所述衬底的第一区域中的第一组鳍以及在所述衬底的第二区域中的第二组鳍；在所述多个鳍上形成多个侧壁间隔物；沉积并图案化拉伸性应变的材料以覆盖所述第二区域中的所述第二组鳍但是不覆盖所述第一组鳍；执行退火，所述退火使在所述衬底的所述第二区域中的所述第二组鳍的所述拉伸性应变的硅半导体层弛豫；沉积并图案化掩模材料以覆盖所述衬底的所述第一区域中的所述第一组鳍但是不覆盖所述第二组鳍；在所述衬底的所述第二区域中的所述第二组鳍上提供硅锗材料；将来自所述硅锗材料的锗驱入所述第二组鳍中以在所述衬底的所述第二区域中产生多个压缩性应变的硅锗半导体鳍；以及去除所述掩模材料以在所述衬底的所述第一区域中产生多个拉伸性应变的硅半导体鳍。2.如权利要求1所述的方法，进一步包括：使用在所述衬底的所述第一区域中的所述拉伸性应变的硅半导体鳍来产生多个第一导电类型鳍式FET晶体管；以及使用在所述衬底的所述第二区域中的所述压缩性应变的硅锗半导体鳍来产生多个第二导电类型鳍式FET晶体管。3.如权利要求2所述的方法，其中，使用在所述衬底的所述第一区域中的所述拉伸性应变的硅半导体鳍来产生多个第一导电类型鳍
\t式FET晶体管包括：形成在所述拉伸性应变的硅半导体鳍之上延伸的假栅极结构，所述假栅极结构包括多晶硅材料；在所述假栅极结构上形成多个侧壁间隔物；以及以替换金属栅极结构替换所述假栅极结构的所述多晶硅材料。4.如权利要求2所述的方法，其中，使用在所述衬底的所述第二区域中的所述压缩性应变的硅锗半导体鳍来产生多个第二导电类型鳍式FET晶体管包括：形成在所述压缩性应变的硅锗半导体鳍之上延伸的假栅极结构，所述假栅极结构包括多晶硅材料；在所述假栅极结构上形成多个侧壁间隔物；以及以替换金属栅极结构替换所述假栅极结构的所述多晶硅材料。5.如权利要求2所述的方法，其中，所述第一导电类型是n型，并且所述第二导电类型是p型。6.如权利要求1所述的方法，其中，所述拉伸性应变的材料是拉伸性应变的氮化硅。7.如权利要求1所述的方法，其中，所述衬底是绝缘体上硅型衬底。8.如权利要求1所述的方法，其中，提供硅锗材料包括在所述衬底的所述第二区域中的所述第二组鳍的多个暴露的半导体表面上外延地生长硅锗材料。9.如权利要求1所述的方法，其中，提供硅锗材料包括在所述衬底的所述第二区域中的所述第二组鳍的多个暴露的半导体表面上沉
\t积非晶态硅锗材料。10.如权利要求1所述的方法，其中，沉积并图案化所述拉伸性应变的材料包括确保所述拉伸性应变的材料未与所述第一区域中的所述第一组鳍的所述侧壁间隔物直接接触。11.如权利要求1所述的方法，其中，在所述多个鳍上形成多个侧壁间隔物包括：在所述多个鳍的多个侧表面上形成氧化物侧壁间隔物；以及在所述氧化物侧壁间隔物的多个侧表面上形成氮化物侧壁间隔物。12.如权利要求11所述的方法，其中，沉积并图案化所述拉伸性应变的材料包括：从所述第二区域中的所述第二组鳍中去除所述氮化物侧壁间隔物；以及在所述第二区域中的所述第二组鳍的所述氧化物侧壁间隔物上沉积所述拉伸性应变的材料。13.一种方法，包括：在衬底的拉伸性应变的半导体层上沉积硬掩模；将所述硬掩模和所述拉伸性应变的半导体层图案化为多个鳍，所述多个鳍包括在所述衬底的第一区域中的第一组鳍以及在所述衬底的第二区域中的第二组鳍；形成并图案化拉伸性应变的材料，使得所述拉伸性应变的材料覆盖所述第二组鳍但是不覆盖所述第一组鳍；当所述拉伸性应变的材料覆盖所述第二组鳍但是不覆盖所述第一组鳍时执行退火，所述退火使在所述第二组鳍中的所述拉伸性应变的半导体材料弛豫，导致在所述第二组鳍中的拉伸性应变比在所
\t述第一组鳍中的相对更低...

【专利技术属性】
技术研发人员：柳青，P·莫林，
申请(专利权)人：意法半导体公司，
类型：发明
国别省市：美国;US