延时电路制造技术

本发明专利技术提供了一种延时电路，包括：一脉冲产生电路，一快速充电保持电路以及一积分产生电路；其中，所述脉冲产生电路用于产生一控制所述快速充电保持电路的第一电压信号；所述快速充电保持电路用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率，以降低所述延时电路的延时时间。在所述快速充电保持电路和积分产生电路的共同作用下，大大降低了所述延时电路的延时时间，以满足3.4MHz I2C总线对延时的设计要求。

【技术实现步骤摘要】

本专利技术涉及集成电路
，尤其是一种延时电路。
技术介绍
在传统设计中，一信号从一芯片中的数字部分到该芯片的输出端之间会有很大的延时，并且，在不同工艺、温度以及电源电压下，这个延时也会发生较大的变化。当所述芯片连接于一3.4MHz I2C总线上时，所述3.4MHz I2C总线的设计要求数据从总线传输至所述芯片并从所述芯片返回至所述总线的延时不能超过160ns，而且这160ns包括建立时间，所述建立时间不能小于10ns，还包括所述芯片中的数字部分处理数据的时间，例如采样时间等，至少需要40ns～50ns。也就是说，实际应用中，所述3.4MHz I2C总线的设计要求所述芯片中的数字部分到输出端之间的延时不能超过110ns，当前的延时电路基本无法达到所述3.4MHz I2C总线的设计要求。
技术实现思路
本专利技术的目的在于提供一种延时电路，以满足3.4MHz I2C总线对延时的要求。为了达到上述目的，本专利技术提供了一种延时电路，包括：一脉冲产生电路，一快速充电保持电路以及一积分产生电路；其中，所述脉冲产生电路用于产生一控制所述快速充电保持电路的第一电压信号；所述快速充电保持电路用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率。优选的，在上述的延时电路中，所述快速充电保持电路包括：一第一晶体管，一第二晶体管，一第三晶体管以及一反相器；其中，所述脉冲产生电路的输出信号输入至所述第一晶体管的栅极，同时经过所述反相器后输入至所述第三晶体管的栅极；所述第一晶体管的漏极与所述第二晶体管的漏极连接于第一节点，源极连接于一供电电源；所述第二晶体管的栅极与其漏极连接，源极连接于所述第三晶体管的漏极，所述第三晶体管的源极接地，所述第一节点的信号即为所述快速充电保持电路的输出信号。优选的，在上述的延时电路中，所述第一晶体管为PMOS晶体管。优选的，在上述的延时电路中，所述第二晶体管和第三晶体管均为NMOS晶体管。优选的，在上述的延时电路中，所述积分产生电路包括：一偏置电流源、一第四晶体管、一第五晶体管、一第六晶体管、一电阻以及一反馈电容；其中，所述输入信号输入至所述第四晶体管的栅极和所述第五晶体管的栅极，所述第四晶体管的源极连接于所述偏置电流源，漏极与所述第五晶体管的漏极连接于一第二节点，所述第五晶体管的源极接地；所述反馈电容的一端与所述第六晶体管的栅极连接于一第三节点，另一端连接于所述电阻的一端，所述电阻的另一端连接于所述第六晶体管的漏极，所述第六晶体管的漏极的信号即为所述积分产生电路的输出信号；所述第六晶体管的源极接地，所述第二节点连接于所述第三节点，所述第一节点连接于所述第三节点。优选的，在上述的延时电路中，所述积分产生电路还包括一第七晶体管和一第八晶体管；其中，所述第七晶体管的漏极连接于所述反馈电容的一端，栅极与其源极连接，并连接于所述第三节点；以及所述第八晶体管的漏极连接于所述反馈电容的一端，栅极连接于所述输入信号，源极接地。优选的，在上述的延时电路中，所述第四晶体管为PMOS晶体管，第五晶体管和第六晶体管均为NMOS晶体管。优选的，在上述的延时电路中，所述电阻为一多晶硅电阻。优选的，在上述的延时电路中，所述电阻的阻值为200欧～500欧。优选的，在上述的延时电路中，所述延时电路的输出信号连接于一3.4MHz I2C总线上。在本专利技术提供的延时电路中，快速充电保持电路在脉冲产生电路输出的一第一电压信号的作用下，缩短了积分产生电路的准备时间，缩短了所述延时电路的延时。所述积分产生电路可以控制所述延时电路的输出信号的下降沿斜率，进一步的缩短了所述延时电路的延时，从而使得所述延时电路的延时能够满足3.4MHz I2C总线对延时的设计要求，即小于110ns的要求。附图说明图1为本专利技术实施例一中延时电路的结构示意图；图2为本专利技术实施例一中信号时序图；图3为本专利技术实施例二中延时电路的结构示意图；图中：100-脉冲产生电路；200-快速充电保持电路；201-反相器。具体实施方式下面将结合示意图对本专利技术的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。实施例一本专利技术实施例提供了一种延时电路，如图1所示，包括：一脉冲产生电路100，一快速充电保持电路以及一积分产生电路，其中所述脉冲产生电路100用于产生一控制所述快速充电保持电路200的第一电压信号；所述快速充电保持电路200用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率。进一步的，一输入信号sclo1经过所述脉冲产生电路100后输入至所述快速充电保持电路200，所述快速充电保持电路200的输出信号输入至所述积分产生电路，所述快速充电保持电路200的输出信号即为所述第一电压信号，以控制所述积分产生电路的准备时间。所述准备时间为所述积分产生电路中第六晶体管M6的栅极电压从0V上升至其开启电压所用的时间。所述输入信号同时直接输入至所述积分产生电路，所述积分产生电路的输出信号即为所述延时电路的输出信号，所述积分产生电路用于控制其输出电压信号sdah的下降沿斜率，以降低所述延时电路的延时时间。。所述输入信号sclo1为一方波信号。具体的，所述快速充电保持电路包括：一第一晶体管M1，一第二晶体管M2，一第三晶体管M3以及一反相器，其中，所述第一晶体管M1为PMOS晶体管，所述第二晶体管M2和第三晶体管M3均为NMOS晶体管。所述输入信号sclo1经过所述脉冲产生电路100后产生一方波信号sclox，所述方波信号sclox即为所述第一电压信号，所述方波信号sclox输入至所述第一晶体管M1的栅极，同时输入至所述反相器201，所述方波信号经过所述反相器201后输入至所述第三晶体管M3的栅极。所述第一晶体管M1的源极连接于一供电电源，所述供电电源为该延时电路所在芯片上的接口电路的供电电源。所述第一晶体管M1的漏极与所述第二晶体管M2的漏极连接于一第一节点A，且所述第二晶体管M2的栅极和漏极连接，所述第二晶体管M2的源极连接于所述第三晶体管M3的漏极，所述第三晶体管M3的源极接地。所述第一节点A的信号即为所述快速充电保持电路的输出信号，并输入至所述积分产生电路中。所述反相器201使得所述第一晶体管M1和第三晶体管M3的栅极的输入信号的相位相反，从而使得所述第一晶体管M1和第三晶体管M3同时打开或者同时关闭。所述积分产生电路包括：一偏置电流源Ibias、一第四晶体管M4、一第五晶体管M5、一第六晶体管M6、一电阻R以及一反馈电容C，其中，所述第四晶体管M4为PMOS晶体管，所述第五晶体管M5和第六晶体管M6均为NMOS晶体管。所述电阻R为一多晶硅电阻，为了能够更好的起到静电保护的作用，所述电阻R的阻值为200欧～500欧，例如，可以为240欧，或者为300欧，或者为350欧，400欧或者450欧等。所述反馈电容C包括：金属-氧化层-金属电容，金属-绝缘层-金属电容以及多晶硅电容。在本专利技术的其他实施例中，所述反馈本文档来自技高网...

【技术保护点】
一种延时电路，其特征在于，包括：一脉冲产生电路，一快速充电保持电路以及一积分产生电路；其中，所述脉冲产生电路用于产生一控制所述快速充电保持电路的第一电压信号；所述快速充电保持电路用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率。

【技术特征摘要】
1.一种延时电路，其特征在于，包括：一脉冲产生电路，一快速充电保持电路以及一积分产生电路；其中，所述脉冲产生电路用于产生一控制所述快速充电保持电路的第一电压信号；所述快速充电保持电路用于在所述第一电压信号的作用下缩短所述积分产生电路的准备时间；以及所述积分产生电路用于控制所述延时电路的输出信号的下降沿斜率。2.如权利要求1所述的延时电路，其特征在于，所述快速充电保持电路包括：一第一晶体管，一第二晶体管，一第三晶体管以及一反相器；其中，所述脉冲产生电路的输出信号输入至所述第一晶体管的栅极，同时经过所述反相器后输入至所述第三晶体管的栅极；所述第一晶体管的漏极与所述第二晶体管的漏极连接于第一节点，源极连接于一供电电源；所述第二晶体管的栅极与其漏极连接，源极连接于所述第三晶体管的漏极，所述第三晶体管的源极接地，所述第一节点的信号即为所述快速充电保持电路的输出信号。3.如权利要求2所述的延时电路，其特征在于，所述第一晶体管为PMOS晶体管。4.如权利要求2所述的延时电路，其特征在于，所述第二晶体管和第三晶体管均为NMOS晶体管。5.如权利要求2所述的延时电路，其特征在于，所述积分产生电路包括：一偏置电流源、一第四晶体管、一第五晶体管、一第六晶体管、一电阻以及一反馈电容；其中，所述...

【专利技术属性】
技术研发人员：惠雪梅，吴卿乐，谢治中，
申请(专利权)人：豪威科技上海有限公司，
类型：发明
国别省市：上海;31