本发明专利技术公开了一种基于MPC8640D的信息处理板系统，包括一FPGA，所述FPGA外挂4片CPU，所述CPU型号为MPC8640D，每片所述的CPU均通过SRIO总线、PCIE总线和GbE总线与VPX连接器连接，用于板内和板外的数据交互，所述FPGA外接有256MB的FLASH，所述FPGA还分别与设置于前面板上的两个光电转换模块、调试串口和复位按键连接。本发明专利技术由一片FPGA外接4片MPC8640D进行信息处理，MC8640支持1GHz处理能力，采用+0.95V内核电压，在同环境温度同主频工作情况下功耗较低，可靠性更高。FPGA外接的256MB FLASH更进一步增强了信息的读取能力，而与VPX连接器连接的SRIO总线、PCIE总线和GbE总线，使本发明专利技术内外数据交互速度高，从而更进一步的保障了本发明专利技术较强的信息处理能力。
【技术实现步骤摘要】
本专利技术涉及通信数据处理
，具体的涉及一种基于MPC8640D的信息处理板系统。
技术介绍
随着电子信息技术的发展，对数据处理提出了更高的要求，如今已进入大数据时代，数据处理的可靠性、快速性越不越成为人们追求的目标。目前市场上处理数据能力较强的信息处理板功耗很大，其可靠性亦欠佳。
技术实现思路
本专利技术的目的即在于克服现有技术的不足，提供一种基于MPC8640D的信息处理板系统，其信息处理能力强，且功耗较小，可靠性更高，解决了现有技术中信息处理能力与功耗正相关的技术问题。本专利技术的专利技术目的通过下述技术方案实现：一种基于MPC8640D的信息处理板系统，包括一FPGA，所述FPGA外挂4片CPU，所述CPU型号为MPC8640D，每片所述的CPU均通过SRIO总线、PCIE总线和GbE总线与VPX连接器连接，用于板内和板外的数据交互，所述FPGA外接有256MB的FLASH，所述FPGA还分别与设置于前面板上的两个光电转换模块、调试串口和复位按键连接。本专利技术由一片FPGA外接4片MPC8640D进行信息处理，MC8640支持1GHz处理能力，采用+0.95V内核电压，在同环境温度同主频工作情况下功耗较低，可靠性更高。FPGA外接的256MB FLASH更进一步增强了信息的读取能力，Flash的信号线全部接到FPGA，4个MPC8640D的LocalBus通过FPGA访问Flash，而与VPX连接器连接的SRIO总线、PCIE总线和GbE总线，使本专利技术内外数据交互速度高，从而更进一步的保障了本专利技术较强的信息处理能力。进一步的，每片所述CPU均外挂两片DDR，每个所述DDR容量均为512MB。采用8片型号MT47H64M16-37E 的128MB DDR2，每4片一组组成64bit，每个处理核外挂1组，组成双通道DDR2，MT47H64M16-37E的最大时钟频率为333MHz。进一步的，所述FLASH包括两片2片Spansion公司的S29GL01GP FLASH芯片，2片S29GL01GP FLASH芯片拼接为32bit宽度，容量≥256MB，提高了访问速度；Flash的信号线全部接到FPGA，4个MPC8640D的LocalBus通过FPGA访问Flash。进一步的，所述SRIO总线包括TS1578芯片，所述TS1578芯片包括8路×4 SRIO接口，其中所述4路×4 SRIO接口分别与4片CPU连接，其余4路×4 SRIO接口与VPX连接器的P1口连接，所有路×4 SRIO接口均支持RapidIO 1.2规范，所有路×4 SRIO接口的默认线速为3.125Gbps。进一步的，所述PCIE总线包括PEX8648芯片，所述PEX8648芯片包括6路×8 PCIE接口，其中所述4路×8 PCIE接口分别与4片CPU连接，1路×8 PCIE接口与VPX连接器的P5口连接，1路×8 PCIE接口与FPGA连接，所有路×8 PCIe接口均支持PCIe 1.0a规范，所有路×8 PCIe接口的默认线速为2.5Gbps。进一步的，所述GbE总线包括BCM5396芯片，所述BCM5396芯片至少包括13路千兆网口，其中4路千兆网口经PHY芯片后分别与4片CPU的RGMII接口连接， 4路千兆网口与VPX连接器的P2口连接，4路千兆网口与VPX连接器的P3口连接，1路千兆网口经PHY芯片后与前面板上的调试网口连接。进一步的，所述调试网口为1路1000Base-T以太网接口。进一步的，所述4片CPU各引出1路RGMII接口与VPX连接器的P2口连接。进一步的，所述前面板上还设置有8个LED指示灯，所述调试串口为1路RS232异步串口，所述两个光电转换模块各包括1路光纤接口，所述光纤接口的默认线速为3.12Gbps。本专利技术与现有技术相比，具有如下的优点和有益效果：本专利技术由一片FPGA外接4片MPC8640D进行信息处理，MC8640支持1GHz处理能力，采用+0.95V内核电压，在同环境温度同主频工作情况下功耗较低，可靠性更高。FPGA外接的256MB FLASH更进一步增强了信息的读取能力，Flash的信号线全部接到FPGA，4个MPC8640D的LocalBus通过FPGA访问Flash，而与VPX连接器连接的SRIO总线、PCIE总线和GbE总线，使本专利技术内外数据交互速度高，从而更进一步的保障了本专利技术较强的信息处理能力。附图说明此处所说明的附图用来提供对本专利技术实施例的进一步理解，构成本申请的一部分，并不构成对本专利技术实施例的限定。在附图中：图1为本专利技术一种实施方式的原理框图。具体实施方式为使本专利技术的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本专利技术作进一步的详细说明，本专利技术的示意性实施方式及其说明仅用于解释本专利技术，并不作为对本专利技术的限定。实施例1如图1所示，一种基于MPC8640D的信息处理板系统，包括一FPGA，所述FPGA外挂4片CPU，所述CPU型号为MPC8640D，每片CPU均通过SRIO总线、PCIE总线和GbE总线与VPX连接器连接，用于板内和板外的数据交互， FPGA外接有256MB的FLASH，FPGA还分别与设置于前面板上的两个光电转换模块、调试串口和复位按键连接。本专利技术由一片FPGA外接4片MPC8640D进行信息处理，MC8640支持1GHz处理能力，采用+0.95V内核电压，在同环境温度同主频工作情况下功耗较低，可靠性更高。FPGA外接的256MB FLASH更进一步增强了信息的读取能力，Flash的信号线全部接到FPGA，4个MPC8640D的LocalBus通过FPGA访问Flash，而与VPX连接器连接的SRIO总线、PCIE总线和GbE总线，使本专利技术内外数据交互速度高，从而更进一步的保障了本专利技术较强的信息处理能力。实施例2：本实施例是在上述实施例基础上做的进一步改进，如图1所示，在本实施例中，每片CPU均外挂两片DDR，每个所述DDR容量均为512MB。采用8片型号MT47H64M16-37E 的128MB DDR2，每4片一组组成64bit，每个处理核外挂1组，组成双通道DDR2，MT47H64M16-37E的最大时钟频率为333MHz。FLASH包括两片2片Spansion公司的S29GL01GP FLASH芯片，2片S29GL01GP FLASH芯片拼接为32bit宽度，容量≥256MB，提高了访问速度；Flash的信号线全部接到FPGA，4个MPC8640D的LocalBus通过FPGA访问Flash。SRIO总线包括TS1578芯片， TS1578芯片包括8路×4 SRIO接口，其中4路×4 SRIO接口分别与4片CPU连接，其余4路×4 SRIO接口与VPX连接器的P1口连接，所有路×4 SRIO接口均支持RapidIO 1.2规范，默认线速为3.125Gbps。具体接线方式为：TSI578芯片的Port0接到CPU A的MPC8640D的SerDes2上，Port2接到CPU C的MPC8640D的SerDes2上，Port12接到CPU B的MPC8640D的SerDes2上，Port14接到CPU D的MPC8640D的SerDes2上；TS本文档来自技高网...
【技术保护点】
一种基于MPC8640D的信息处理板系统，其特征在于：包括一FPGA，所述FPGA外挂4片CPU，所述CPU型号为MPC8640D，每片所述的CPU均通过SRIO总线、PCIE总线和GbE总线与VPX连接器连接，用于板内和板外的数据交互，所述FPGA外接有256MB的FLASH，所述FPGA还分别与设置于前面板上的两个光电转换模块、调试串口和复位按键连接。
【技术特征摘要】
1.一种基于MPC8640D的信息处理板系统，其特征在于：包括一FPGA，所述FPGA外挂4片CPU，所述CPU型号为MPC8640D，每片所述的CPU均通过SRIO总线、PCIE总线和GbE总线与VPX连接器连接，用于板内和板外的数据交互，所述FPGA外接有256MB的FLASH，所述FPGA还分别与设置于前面板上的两个光电转换模块、调试串口和复位按键连接。2.根据权利要求1所述的基于MPC8640D的信息处理板系统，其特征在于：每片所述CPU均外挂两个DDR，每个所述DDR容量均为512MB。3.根据权利要求1所述的基于MPC8640D的信息处理板系统，其特征在于：所述FLASH包括两片2片Spansion公司的S29GL01GP FLASH芯片。4.根据权利要求1所述的基于MPC8640D的信息处理板系统，其特征在于：所述SRIO总线包括TS1578芯片，所述TS1578芯片包括8路×4 SRIO接口，其中所述4路×4 SRIO接口分别与4片CPU连接，其余4路×4 SRIO接口与VPX连接器的P1口连接，所有路×4 SRIO接口均支持RapidIO 1.2规范，所有路×4 SRIO接口的默认线速均为3.125Gbps。5.根据权利要求1所述的基于MPC8640D的信息处理板系统，其特征在于：所述PCIE总线包括PEX8648芯片...
【专利技术属性】
技术研发人员：肖红，何凤义，唐开东，张建川，
申请(专利权)人：四川赛狄信息技术有限公司，
类型：发明
国别省市：四川;51
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