GOA电路及液晶显示面板制造技术

本发明专利技术提供一种GOA电路，其包括低电平信号源、第一高电平信号源、第二高电平信号源、级联信号锁存模块、栅极驱动信号生成模块、栅极驱动信号输出模块；低电平信号源用于输出低电平信号；第一高电平信号源用于输出第一高电平信号；第二高电平信号源用于输出第二高电平信号；级联信号锁存模块用于对本级的级联信号进行锁存操作；栅极驱动信号生成模块用于生成本级的预备栅极驱动信号；栅极驱动信号输出模块用于输出所述本级的栅极驱动信号；第一高电平信号的电压低于第二高电平信号的电压；本发明专利技术还提供一种液晶显示面板，本发明专利技术的GOA电路及液晶显示面板由于双高电平信号源的设置，可以有效的降低GOA电路及液晶显示面板的功耗。

【技术实现步骤摘要】

本专利技术涉及显示屏驱动领域，特别是涉及一种GOA电路及液晶显示面板。
技术介绍
Gate Driver On Array，简称GOA电路，也就是利用现有薄膜晶体管液晶显示器的阵列基板制程将扫描线驱动电路制作在阵列基板上，从而实现对扫描线的逐行扫描。目前的GOA电路中不仅存在级联信号以及时序信号，还存在高电平信号以及低电平信号，该高电平信号可用于对电路的逻辑单元进行驱动，也可用于对电路的输出单元进行驱动。由于现有的GOA电路对电路中的逻辑单元以及输出单元均采用相同的高电平信号进行驱动，而驱动逻辑单元的高电平信号的电压远低于驱动输出单元的高电平信号的电压，这样导致GOA电路用于驱动逻辑单元的高电平信号的功耗过高，从而导致相应的液晶显示面板的功耗较大。故，有必要提供一种GOA电路及液晶显示面板，以解决现有技术所存在的问题。
技术实现思路
本专利技术的目的在于提供一种可降低液晶显示面板的功耗的GOA电路及液晶显示面板；以解决现有的GOA电路及液晶显示面板的功耗较大的技术问题。本专利技术实施例提供一种GOA电路，其包括：低电平信号源，用于输出低电平信号；第一高电平信号源，用于输出第一高电平信号；第二高电平信号源，用于输出第二高电平信号；级联信号锁存模块，用于根据所述低电平信号以及所述第一高电平信号，对本级的级联信号进行锁存操作；栅极驱动信号生成模块，用于根据所述低电平信号以及所述第一高电平信号，使用所述本级的级联信号，生成本级的预备栅极驱动信号；以及栅极驱动信号输出模块，用于根据所述低电平信号、所述第一高电平信号、所述第二高电平信号以及所述本级的预备栅极驱动信号，输出所述本级的栅极驱动信号；所述第一高电平信号的电压低于所述第二高电平信号的电压。在本专利技术所述的GOA电路中，所述栅极驱动信号输出模块包括第一级反相器、第二级反相器以及第三级反相器；其中所述第一级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的预备栅极驱动信号，输出本级的初级栅极驱动信号；所述第二级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的初级栅极驱动信号，输出本级的次级栅极驱动信号；所述第三级反相器根据所述低电平信号、所述第二高电平信号以及所述本级的次级栅极驱动信号，输出所述本级的栅极驱动信号。在本专利技术所述的GOA电路中，所述第一级反相器包括第一PMOS晶体管以及第一NMOS晶体管；所述第一NMOS晶体管的输入端与所述低电平信号源连接，所述第一NMOS晶体管的输出端与所述第二级反相器连接，所述第一NMOS晶体管的控制端输入所述本级的预备栅极驱动信号；所述第一PMOS晶体管的输入端与所述第一高电平信号源连接，所述第一PMOS晶体管的输出端与所述第二级反相器连接，所述第一PMOS晶体管的控制端输入所述本级的预备栅极驱动信号。在本专利技术所述的GOA电路中，所述第二反相器包括第二PMOS晶体管以及第二NMOS晶体管；所述第二NMOS晶体管的输入端与所述低电平信号源连接，所述第二NMOS晶体管的输出端与所述第三级反相器连接，所述第二NMOS晶体管的控制端输入所述本级的初级栅极驱动信号；所述第二PMOS晶体管的输入端与所述第一高电平信号源连接，所述第二PMOS晶体管的输出端与所述第三级反相器连接，所述第二PMOS晶体管的控制端输入所述本级的初级栅极驱动信号。在本专利技术所述的GOA电路中，所述第三反相器包括第三PMOS晶体管、第三NMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管以及第四NMOS晶体管；所述第三NMOS晶体管的输入端与所述低电平信号源连接，所述第三NMOS晶体管的输出端与所述第五PMOS晶体管的控制端连接，所述第三NMOS晶体管的控制端输入所述本级的次级栅极驱动信号；所述第三PMOS晶体管的输入端与所述第四PMOS晶体管的输出端连接，所述第三PMOS晶体管的输出端与所述第五PMOS晶体管的控制端连接，所述第三PMOS晶体管的控制端输入所述本级的次级栅极驱动信号；所述第四PMOS晶体管的输入端与所述第二高电平信号源连接，所述第四PMOS晶体管的控制端与所述第六NMOS晶体管的输出端连接；所述第五PMOS晶体管的输入端与所述第二高电平信号源连接，所述第五PMOS晶体管的输出端与所述第六PMOS晶体管的输入端连接并输出所述本级的栅极驱动信号；所述第六PMOS晶体管的控制端输入所述本级的初级栅极驱动信号；所述第四NMOS晶体管的输入端与所述低电平信号源连接，所述第四NMOS晶体管的输出端与所述第四PMOS晶体管的控制端连接；所述第四NMOS晶体管的控制端输入所述本级的初级栅极驱动信号。在本专利技术所述的GOA电路中，当所述本级的栅极驱动信号为高电平时，所述本级的栅极驱动信号为所述第二高电平信号；当所述本级的栅极驱动信号为低电平时，所述本级的栅极驱动信号为所述低电平信号。在本专利技术所述的GOA电路中，所述级联信号锁存模块包括第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管以及第十三PMOS晶体管；所述第五NMOS晶体管的输入端与所述低电平信号源连接，所述第五NMOS晶体管的控制端输入本级的第一时钟信号，所述第五NMOS晶体管的输出端与所述第七PMOS晶体管的输出端连接；所述第七PMOS晶体管的输入端与所述第一高电平信号源连接，所述第七PMOS晶体管的控制端输入本级的第一时钟信号；所述第六NMOS晶体管的输入端与所述第七NMOS晶体管的输出端连接，所述第六NMOS晶体管的输出端与所述第八NMOS晶体管的控制端连接；所述第六NMOS晶体管的控制端输入本级的级联信号；所述第七NMOS晶体管的输入端与所述低电平信号源连接，所述第七NMOS晶体管的控制端输入本级的第一时钟信号；所述第八PMOS晶体管的输入端与所述第九PMOS晶体管的输出端连接，所述第八PMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接，所述第八PMOS晶体管的控制端输入本级的级联信号；所述第九PMOS晶体管的输入端与所述第一高电平信号源连接，所述第九PMOS晶体管的控制端与所述第五NMOS晶体管的输出端连接；所述第八NMOS晶体管的控制端与所述第十PMOS晶体管的控制端连接，所述第八NMOS晶体管的输入端与所述低电平信号源连接，所述第八NMOS晶体管的输出端与所述栅极驱动信号生成模块连接；所述第十PMOS晶体管的输入端与所述第一高电平信号源连接，所述第十PMOS晶体管的输出端与所述栅极驱动信号生成模块连接；所述第十一PMOS晶体管的输入端与所述第一高电平信号源连接；所述第十一PMOS晶体管的控制端输入复位信号；所述第十一PMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接；所述第十二PMOS晶体管的输入端与所述第十三PMOS晶体管的输出端连接，所述第十二PMOS晶体管的输出端与所述第十PMOS晶体管的控制端连接，所述第十二PMOS晶体管的控制端与所述栅极驱动信号生成模块连接；所述第十三PMOS晶体管的输入端与所述第一高电平信号源连接，所述第十三PMOS晶体本文档来自技高网...

【技术保护点】
一种GOA电路，其特征在于，包括：低电平信号源，用于输出低电平信号；第一高电平信号源，用于输出第一高电平信号；第二高电平信号源，用于输出第二高电平信号；级联信号锁存模块，用于根据所述低电平信号以及所述第一高电平信号，对本级的级联信号进行锁存操作；栅极驱动信号生成模块，用于根据所述低电平信号以及所述第一高电平信号，使用所述本级的级联信号，生成本级的预备栅极驱动信号；以及栅极驱动信号输出模块，用于根据所述低电平信号、所述第一高电平信号、所述第二高电平信号以及所述本级的预备栅极驱动信号，输出所述本级的栅极驱动信号；所述第一高电平信号的电压低于所述第二高电平信号的电压。

【技术特征摘要】
1.一种GOA电路，其特征在于，包括：低电平信号源，用于输出低电平信号；第一高电平信号源，用于输出第一高电平信号；第二高电平信号源，用于输出第二高电平信号；级联信号锁存模块，用于根据所述低电平信号以及所述第一高电平信号，对本级的级联信号进行锁存操作；栅极驱动信号生成模块，用于根据所述低电平信号以及所述第一高电平信号，使用所述本级的级联信号，生成本级的预备栅极驱动信号；以及栅极驱动信号输出模块，用于根据所述低电平信号、所述第一高电平信号、所述第二高电平信号以及所述本级的预备栅极驱动信号，输出所述本级的栅极驱动信号；所述第一高电平信号的电压低于所述第二高电平信号的电压。2.根据权利要求1所述的GOA电路，其特征在于，所述栅极驱动信号输出模块包括第一级反相器、第二级反相器以及第三级反相器；其中所述第一级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的预备栅极驱动信号，输出本级的初级栅极驱动信号；所述第二级反相器根据所述低电平信号、所述第一高电平信号以及所述本级的初级栅极驱动信号，输出本级的次级栅极驱动信号；所述第三级反相器根据所述低电平信号、所述第二高电平信号以及所述本级的次级栅极驱动信号，输出所述本级的栅极驱动信号。3.根据权利要求2所述的GOA电路，其特征在于，所述第一级反相器包括第一PMOS晶体管以及第一NMOS晶体管；所述第一NMOS晶体管的输入端与所述低电平信号源连接，所述第一NMOS晶体管的输出端与所述第二级反相器连接，所述第一NMOS晶体管的控制端输入所述本级的预备栅极驱动信号；所述第一PMOS晶体管的输入端与所述第一高电平信号源连接，所述第一PMOS晶体管的输出端与所述第二级反相器连接，所述第一PMOS晶体管的控制端输入所述本级的预备栅极驱动信号。4.根据权利要求2所述的GOA电路，其特征在于，所述第二反相器包括第二PMOS晶体管以及第二NMOS晶体管；所述第二NMOS晶体管的输入端与所述低电平信号源连接，所述第二NMOS晶体管的输出端与所述第三级反相器连接，所述第二NMOS晶体管的控制端输入所述本级的初级栅极驱动信号；所述第二PMOS晶体管的输入端与所述第一高电平信号源连接，所述第二PMOS晶体管的输出端与所述第三级反相器连接，所述第二PMOS晶体管的控制端输入所述本级的初级栅极驱动信号。5.根据权利要求2所述的GOA电路，其特征在于，所述第三反相器包括第三PMOS晶体管、第三NMOS晶体管、第四PMOS晶体管、第五PMOS晶体管、第六PMOS晶体管以及第四NMOS晶体管；所述第三NMOS晶体管的输入端与所述低电平信号源连接，所述第三NMOS晶体管的输出端与所述第五PMOS晶体管的控制端连接，所述第三NMOS晶体管的控制端输入所述本级的次级栅极驱动信号；所述第三PMOS晶体管的输入端与所述第四PMOS晶体管的输出端连接，所述第三PMOS晶体管的输出端与所述第五PMOS晶体管的控制端连接，所述第三PMOS晶体管的控制端输入所述本级的次级栅极驱动信号；所述第四PMOS晶体管的输入端与所述第二高电平信号源连接，所述第四PMOS晶体管的控制端与所述第六PMOS晶体管的输出端连接；所述第五PMOS晶体管的输入端与所述第二高电平信号源连接，所述第五PMOS晶体管的输出端与所述第六PMOS晶体管的输入端连接并输出所述本级的栅极驱动信号；所述第六PMOS晶体管的控制端输入所述本级的初级栅极驱动信号；所述第四NMOS晶体管的输入端与所述低电平信号源连接，所述第四NMOS晶体管的输出端与所述第四PMOS晶体管的控制端连接；所述第四NMOS晶体管的控制端输入所述本级的初级栅极驱动信号。6.根据权利要求1所述的GOA电路，其特征在于，当所述本级的栅极驱动信号为高电平时，所述本级的栅极驱动信号为所述第二高电平信号；当所述本级的栅极驱动信号为低电平时，所述本级的栅极驱动信号为所述低电平信号。7.根据权利要求1所述的GOA电路，其特征在于，所述级联信号锁存模块包括第五NMOS晶体管、第六NMOS晶体管、第七NMOS晶体管、第八NMOS晶体管、第九NMOS晶体管、第十NMOS晶体管、第七PMOS晶体管、第八PMOS晶体管、第九PMOS晶体管、第十PMOS晶体管、第十一PMOS晶体管、第十二PMOS晶体管以及第十三PMOS晶体管；所述第五NMOS晶体管的输入端与所述低电平信号源连接，所述第五NMOS晶体管的控制端输入本级的第一时钟信号，所述第五NMOS晶体管的输出端与所述第七PMOS晶体管的输出端连...

【专利技术属性】
技术研发人员：龚强，陈归，王超，
申请(专利权)人：武汉华星光电技术有限公司，
类型：发明
国别省市：湖北;42