一种SRAM位线漏电流效应抑制电路制造技术

本发明专利技术公开了一种新型SRAM位线漏电流效应抑制电路，包括：2个PMOS管P1与P2，两个电容C1与C2；其中：电容C1的一端接SRAM中的位线BL，另一端与PMOS管P1的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端sa_in，PMOS管P1的栅极接到控制信号

【技术实现步骤摘要】

本专利技术涉及集成电路(IC)设计领域，尤其涉及一种新型SRAM位线漏电流效应抑制电路。
技术介绍
随着半导体技术的不断发展，静态随机存取存储器(Static Random AccessMemory，SRAM)已被广泛应用于计算机、便携式移动设备、汽车电子、传感器和医疗设备等需要快速存取的高性能系统中，它在提高芯片的可靠性、降低芯片的成本与功耗以及改善系统性能等方面都起到了至关重要的作用。因此，对SRAM进行深入和细致的研究，对于我国研发具有自主知识产权的低功耗高性能存储器，推动我国微电子技术的发展，具有重要的理论价值和实际应用意义。然而随着半导体工艺的不断进步，SRAM的设计也面临着许多新的问题和挑战。而存储单元中的泄漏电流就是其中之一。存在于SRAM位线上的过大漏电流会使SRAM的性能出现严重下降，甚至会直接导致SRAM读失效。目前，K.Agawa等人在2001年提出的BLC方案(漏电流补偿)，通过电流镜技术能够模拟出和单元漏电流大小相等的电流，再由一个额外补偿电路将这个电流再次充到位线中，以此来达到漏电流补偿的目的；然而，该方案的结构很容易受到阈值电压变化的影响，性能不稳定。此外，A.Alvandpour等人在2003年提出漏电流平衡技术(X-Calibration)，引入额外补偿电流，并检测漏电流与额外补偿电流共同作用形成的“稳定电压差”，使到达SA(灵敏放大器)输入端的电压差为位线电压交叉差减去所记录的“稳定电压差”，达到消除漏电流效应。然而，该方案不适用于大频率下工作的SRAM，由于引入额外的补偿电流，增加了功耗。而且到达SA输入端的电压降低，影响到SA的驱动能力。
技术实现思路
本专利技术的目的是提供一种新型SRAM位线漏电流效应抑制电路，能够增强读稳定性，使器件抗漏流干扰能力增强。本专利技术的目的是通过以下技术方案实现的：一种新型SRAM位线漏电流效应抑制电路，包括：2个PMOS管P1与P2，两个电容C1与C2；其中：电容C1的一端接SRAM中的位线BL，另一端与PMOS管P1的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端sa_in，PMOS管P1的栅极接到控制信号源极接到VDD；电容C2的一端接SRAM中的位线BLB，另一端与PMOS管P2的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端PMOS管P2的栅极接到控制信号源极接到VDD；以灵敏放大器的输入端sa_in与之间的电位差来取代位线BL和BLB之间的电位差。该电路包括如下四种工作状态：预充期，检测期，二次预充期与读操作校准期；其中：预充期时SRAM中的预充信号有效，位线BL和BLB被充至VDD电压，控制信号也打开，从而使得电容C1与C2两端都充电到VDD电压；所述VDD电压设为S；检测期时，预充信号关闭，控制信号依然开启，检测期的持续时间为Tdet；由于漏电流的存在，位线BL的电压值下降到某一个电压值S1，假设位线BLB为S4；此时，电容C1两端产生一个电压差S-S1，电容C2两端电压差为S-S4；二次预充期时，控制信号关断，预充信号开启，位线BL和BLB被充至VDD电压；读操作校准期时，预充信号关闭，读使能信号到来；经过一段大小为Tsae-clk的时间以后，位线BL因漏电流再次下降到某一电压值S2，BLB读0放电至S3；由于在检测期时电容产生了一个电压差，因而将电压差看成是电压源，分别是S-S1和S-S4；当灵敏放大器的使能信号SAE到来时，到达输入端sa_in、的电压分别是S2+(S-S1)、S3+(S-S4)；则输入端sa_in与之间的电位差为：S2+(S-S1)-S3-(S-S4)。检测期的持续时间Tdet，以及读操作校准期中的时间Tsae-clk满足：IleakTdet＝cΔVBL_leakIleakTsae-clk＝cΔV'BL_leak其中，ΔVBL_leak是指在检测期位线BL因为漏电流而下降的电压值，即S-S1；ΔV'BL_leak是指在读操作校准期位线BL因为漏电流而下降的电压值，即S-S2；且，Tdet＝Tsae-clk，则S1＝S2。由上述本专利技术提供的技术方案可以看出，通过抑制电路来改善漏电流对SRAM读操作的影响，增强读稳定性，使器件抗漏流干扰能力增强。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。图1为本专利技术实施例提供的在传统SRAM电路结构加入抑制电路后的结构示意图；图2为本专利技术实施例提供的一种新型SRAM位线漏电流效应抑制电路的结构示意图；图3为本专利技术实施例提供的一种新型SRAM位线漏电流效应抑制电路所涉及信号的时序图；图4为本专利技术实施例提供的一种新型SRAM位线漏电流效应抑制电路的四种工作状态示意图。具体实施方式下面结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的保护范围。本专利技术实施例提供一种新型SRAM位线漏电流效应抑制电路，如图1所示，为在传统SRAM电路结构加入抑制电路后的结构示意图，该抑制电路一端分别接SRAM中的位线BL和BLB，另一端接到SA的输入信号sa_in和以sa_in和之间的电位差来取代位线BL和BLB之间的电位差。抑制电路的结构如图2所示，其主要包括2个PMOS管P1与P2，两个电容C1与C2；其中：电容C1的一端接SRAM中的位线BL，另一端与PMOS管P1的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端sa_in，PMOS管P1的栅极接到控制信号源极接到VDD；电容C2的一端接SRAM中的位线BLB，另一端与PMOS管P2的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端PMOS管P2的栅极接到控制信号源极接到VDD。本专利技术实施例所提供的抑制电路所涉及信号的时序图如图3所示，其中，CLK为时钟信号，WL为SRAM写操作时的字线信号，为预充信号，为控制信号，SAE为灵敏放大器的使能信号。同时，该电路包括四种工作状态：预充期，检测期，二次预充期与读操作校准期。这四种状态的具体过程如图4(a)～图4(d)所示；具体如下：如图4(a)所示，预充期时SRAM中的预充信号有效，位线BL和BLB被充至VDD电压，控制信号使P1，P2导通，从而使得电容C1与C2两端都充电到VDD电压；所述VDD电压设为S(例如，1.2V)。如图4(b)所示，检测期时，预充信号关闭，控制信号依然开启，检测期的持续时间为Tdet；由于漏电流的存在，位线BL的电压值下降到某一个电压值S1(例如，1.0V)，假设位线BLB电压为S4(例如，S4＝S＝1.2V)；此时，电容C1两端产生一个电压差S-S1(1.2V-1.0V＝0.2V)，电容C2两端电压差为S-S4(1.2V-1.2V＝0V)。如图4(c)所示，二次预充期时，控制信号关断，预充信号开启，位线BL和BLB被充至VDD电压(例如，1.2V)。如本文档来自技高网...

【技术保护点】
一种新型SRAM位线漏电流效应抑制电路，其特征在于，包括：2个PMOS管P1与P2，两个电容C1与C2；其中：电容C1的一端接SRAM中的位线BL，另一端与PMOS管P1的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端sa_in，PMOS管P1的栅极接到控制信号源极接到VDD；电容C2的一端接SRAM中的位线BLB，另一端与PMOS管P2的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端PMOS管P2的栅极接到控制信号源极接到VDD；以灵敏放大器的输入端sa_in与之间的电位差来取代位线BL和BLB之间的电位差。

【技术特征摘要】
1.一种新型SRAM位线漏电流效应抑制电路，其特征在于，包括：2个PMOS管P1与P2，两个电容C1与C2；其中：电容C1的一端接SRAM中的位线BL，另一端与PMOS管P1的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端sa_in，PMOS管P1的栅极接到控制信号源极接到VDD；电容C2的一端接SRAM中的位线BLB，另一端与PMOS管P2的漏极相连，同时一起接到SRAM中的灵敏放大器的输入端PMOS管P2的栅极接到控制信号源极接到VDD；以灵敏放大器的输入端sa_in与之间的电位差来取代位线BL和BLB之间的电位差。2.根据权利要求1所述的一种新型SRAM位线漏电流效应抑制电路，其特征在于，该电路包括如下四种工作状态：预充期，检测期，二次预充期与读操作校准期；其中：预充期时SRAM中的预充信号有效，位线BL和BLB被充至VDD电压，控制信号也打开，从而使得电容C1与C2两端都充电到VDD电压；所述VDD电压设为S；检测期时，预充信号关闭，控制信号依然开启，检测期的持续时间为Tdet；由于漏电流的存在，位线BL的电压值下降到某一个电压值S1，假设位线BLB为S4；此时，电容C1两端...

【专利技术属性】
技术研发人员：张景波，安祥文，蔺智挺，吴秀龙，彭春雨，黎轩，陈军宁，
申请(专利权)人：安徽大学，
类型：发明
国别省市：安徽;34