一种半导体器件制造技术

一种半导体器件，包括至少一个n‑MOSFET，至少一个p‑BJT，以及至少一个二端元件，这三部分相互之间通过介质隔离或结隔离或分别制作在不同的衬底上；其中，所述二端元件有一个第一端和一个第二端；所述n‑MOSFET的漏极与所述p‑BJT的基极通过导体相联；所述p‑BJT的集电极通过导体与所述二端元件的第一端相联；所述n‑MOSFET的源极通过导体与所述二端元件的第二端相联。本发明专利技术具有较高的开关速度和较大的安全工作区，同时在导通时具有较大的电流能力和较低的导通压降；由于采用了MOSFET控制，因此容易驱动。

【技术实现步骤摘要】

本专利技术属于半导体器件，特别是高压和/或功率器件，可用作分立器件，亦可用于功率模块。
技术介绍
众所周知，绝缘栅双极型晶体管（IGBT）的元胞结构由一个金属-氧化物-场效应晶体管（MOSFET）和一个双极型晶体管（BJT）组合而成。图1示出了一个n-IGBT元胞的结构示意图。当IGBT栅G上的电压超过其MOSFET阈值电压时，电子将从MOSFET的n+源区经过MOSFET沟道进入n-型耐压区，并最终到达底部的p型阳极区。此时，将有大量的空穴从p型的阳极区注入到n型耐压区内并形成电导调制。由于IGBT在导通时用了双极型载流子，其导通时的电流能力大大增加。然而，由于MOSFET的p型源衬底区与BJT的空穴的集电区是同一个区（参见图1的p-base区），该区又通过导体与MOSFET的n+源区相连，因此p-base区的电位与n+源区的电位相同。因此，在n型耐压区内靠近p-base区附近的非平衡空穴可以顺畅的通过集电极流走，而不能在那里形成强烈的电导调制。基于此，普通的IGBT在较大的电流密度时仍然有较高的导通压降。虽然例如IEGT、CSTBT等器件都不同程度地提高了集电极附近非平衡载流子的浓度，但仍未从根本上解决上述问题。具有pnpn四层结构的晶闸管类器件适用于较大电流密度下的应用。图2示出了晶闸管类器件元胞的结构示意图。由于pnpn四层结构的中间的p2层对非平衡空穴起到势垒阻挡层的作用，使得pnpn结构在导通时其耐压区内的非平衡载流子的电导调制效果大大增加，于是在较大的电流密度时器件仍有极低的导通压降。然而，对晶闸管类器件的开启和关断的控制需要对p2层施加电压实现，特别是在关断阶段，p2区的电位要低于使得n2区不能注入大量的电子到n1区，这个过程需要较长的时间，导致开关速度低；而且，关断过程还容易出现电流集中效应使得器件失效；在关断的过程中，从阳极流入的大部分电流从与p2区接触的门极流走，因此门极的驱动损耗极大。此外，晶闸管类器件由于pnpn四层结构的正反馈机制，使得导通时电流没有饱和的能力，因此器件的安全工作区不高。
技术实现思路
本专利技术的目的是提出一种半导体器件，具有较高的开关速度和较大的安全工作区，同时在导通时具有较大的电流能力和较低的导通压降；由于采用了MOSFET控制，因此容易驱动。一种半导体器件，包括至少一个n-MOSFET，至少一个p-BJT，以及至少一个二端元件，这三部分相互之间通过介质隔离或结隔离或分别制作在不同的衬底上；其中，所述二端元件有一个第一端和一个第二端；所述n-MOSFET的漏极与所述p-BJT的基极通过导体相联；所述p-BJT的集电极通过导体与所述二端元件的第一端相联；所述n-MOSFET的源极通过导体与所述二端元件的第二端相联；所述p-BJT的发射极作为所述半导体器件的第一电极，所述n-MOSFET的源极与所述二端元件的第二端相联作为第二电极，所述n-MOSFET的栅极作为第三电极。所述n-MOSFET设置有p型源衬底区，所述源衬底区内至少包含一个n型的电子的源区，部分的源区和部分的源衬底区通过导体相联，形成所述n-MOSFET的源极；所述n-MOSFET还设置有n型的电子的漏区，所述漏区有导体相联，形成所述n-MOSFET的漏极；在所述源区和所述漏区之间的源衬底区表面覆盖有绝缘层，在所述绝缘层表面覆盖有导体作为所述n-MOSFET的栅极；所述p-BJT设置有n型的基区；所述基区有两个主表面，分别称为第一主表面和第二主表面；所述基区在第一主表面设置有不同于所述基区掺杂浓度的n型的辅基区，所述辅基区至少有一个导体与之接触，形成所述p-BJT的基极；在所述两个主表面之间且紧贴所述第一主表面内至少有一个p型的集电区，所述集电区有导体与之相联，形成所述p-BJT的集电极；在所述两个主表面之间且紧贴所述第二主表面内至少有一个p型的发射区所述发射区有导体与之相联，形成所述p-BJT的发射极；所述p-BJT的基极与所述n-MOSFET的漏极通过导体相联；所述p-BJT的集电极与所述二端元件的第一端通过导体相联；所述n-MOSFET的源极与所述二端元件的第二端通过导体相联。所述n-MOSFET为垂直导电通道的纵向双扩散结构，或槽栅MOSFET结构。在基区与发射区之间设置一个n型的场终止区。所述的二端元件是一个pn结二极管，所述第一端与所述pn结二极管的p区相连接，所述第二端与所述pn结二极管的n区相连接。所述的二端元件是一个肖特基结二极管。所述二端元件是一个肖克莱二极管，自第一端至第二端依次是pnpn。所述二端元件是多个串联的二极管，或者是一个栅-漏短接的MOSFET。所述p-BJT的基区在第二主表面设置有不同于基区掺杂浓度的n型的辅基区，所述p-BJT的发射极不仅与所述发射区相联，还与辅基区相联；所述的半导体器件还设置有并联二极管；所述p-BJT的集电极与所述并联二极管的阴极通过导体相联；所述并联二极管的阳极与所述第二电极相联。其中的n型和p型相互交换。本专利技术具有较高的开关速度和较大的安全工作区，同时在导通时具有较大的电流能力和较低的导通压降；由于采用了MOSFET控制，因此容易驱动。附图说明此处所说明的附图用来提供对本专利技术的进一步理解，构成本申请的一部分，本专利技术的示意性实施例及其说明用于解释本专利技术，并不构成对本专利技术的不当限定。在附图中：图1是现有技术中通常的n--IGBT的一个元胞结构。图2是现有技术中通常的晶闸管的元胞结构。图3是本专利技术的半导体器件的一个实施例的结构示意图。图4是本专利技术的半导体器件的不同MOSFET结构实施例的示意图。图5是本专利技术的半导体器件的另一不同MOSFET结构实施例的示意图。图6是本专利技术的半导体器件的不同BJT结构实施例的示意图。图7是二端元件采用PN结二极管的结构示意图。图8是二端元件采用肖特基结二极管的结构示意图。图9是二端元件采用肖克莱二极管的结构示意图。图10是二端元件采用多个串联的二极管的结构示意图。图11是二端元件采用栅-漏短接的MOSFET的结构示意图。图12是本专利技术提出的一种逆导型结构的示意图。图13是图3所示结构在耐压为3500V下的在不同栅压下的电流密度与导通压降的关系的计算机仿真结果。图14是图3所示结构在耐压为3500V下的在不同栅压下饱和电流密度与电压的关系的计算机仿真结果。其中：源衬底区11、15、18、20、源区12、19、漏区13、17、绝缘层14、基区21、第一主表面22、第二主表面23、集电区24、发射区25、辅基区26、27、场终止区31、源极s、漏极d、栅极g、基极b、集电极c、发射极e、二端元件W、第一电极A、第二电极B、第三电极C、并联二极管D、二端元件W、二端元件的第一端x、二端元件的第二端y、第一电极和第二电极之间的电压VAB。具体实施方式下面通过附图和实施例，对本专利技术的技术方案做进一步的详细描述。实施例1图3为本专利技术提出的一种半导体器件的结构示意图，所述半导体器件由n-MOSFET控制BJT，所述半导体器件包括三部分：一个n-MOSFET、一个双极型晶体管p-BJT和一个二端元件，这三部分相互之间通过介质隔离或结隔离或分别制作在不同的衬底上。其中，n-MOSFET的漏极d与p-BJT的基极b通过导体本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于：包括至少一个n‑MOSFET，至少一个p‑BJT，以及至少一个二端元件（W），这三部分相互之间通过介质隔离或结隔离或分别制作在不同的衬底上；其中，所述二端元件（W）有一个第一端（x）和一个第二端（y）；所述n‑MOSFET的漏极（d）与所述p‑BJT的基极（b）通过导体相联；所述p‑BJT的集电极（c）通过导体与所述二端元件（W）的第一端（x）相联；所述n‑MOSFET的源极（s）通过导体与所述二端元件（W）的第二端（y）相联；所述p‑BJT的发射极（e）作为所述半导体器件的第一电极（A），所述n‑MOSFET的源极（s）与所述二端元件（W）的第二端（y）相联作为第二电极（B），所述n‑MOSFET的栅极（g）作为第三电极（C）。

【技术特征摘要】
1.一种半导体器件，其特征在于：包括至少一个n-MOSFET，至少一个p-BJT，以及至少一个二端元件（W），这三部分相互之间通过介质隔离或结隔离或分别制作在不同的衬底上；其中，所述二端元件（W）有一个第一端（x）和一个第二端（y）；所述n-MOSFET的漏极（d）与所述p-BJT的基极（b）通过导体相联；所述p-BJT的集电极（c）通过导体与所述二端元件（W）的第一端（x）相联；所述n-MOSFET的源极（s）通过导体与所述二端元件（W）的第二端（y）相联；所述p-BJT的发射极（e）作为所述半导体器件的第一电极（A），所述n-MOSFET的源极（s）与所述二端元件（W）的第二端（y）相联作为第二电极（B），所述n-MOSFET的栅极（g）作为第三电极（C）。2.根据权利要求1所述的半导体器件，其特征在于：所述n-MOSFET设置有p型源衬底区（11、15），所述源衬底区（11）内至少包含一个n型的电子的源区（12），部分的源区（12）和部分的源衬底区（15）通过导体相联，形成所述n-MOSFET的源极（s）；所述n-MOSFET还设置有n型的电子的漏区（13），所述漏区（13）有导体相联，形成所述n-MOSFET的漏极（d）；在所述源区（12）和所述漏区（13）之间的源衬底区（11）表面覆盖有绝缘层（14），在所述绝缘层（14）表面覆盖有导体作为所述n-MOSFET的栅极（g）；所述p-BJT设置有n型的基区（21）；所述基区（21）有两个主表面，分别称为第一主表面（22）和第二主表面（23）；所述基区（21）在第一主表面（22）设置有不同于所述基区（21）掺杂浓度的n型的辅基区（26），所述辅基区（26）至少有一个导体与之接触，形成所述p-BJT的基极（b）；在所述两个主表面之间且紧贴所述第一主表面（22）内至少有一个p型的集电区（24），所述集电区（24）有导体与之相联，形成所述p-BJT的集电...

【专利技术属性】
技术研发人员：骆宁，
申请(专利权)人：骆宁，
类型：发明
国别省市：浙江;33