半导体装置及半导体装置的制造方法制造方法及图纸

本发明专利技术涉及半导体装置及半导体装置的制造方法。在元件活性部10a，设置有将第一n型区域3和第一p型区域4交替重复接合而成的第一并列pn层5。第一并列pn层5的平面布局为条纹状。在耐压结构部10c，设置有将第二n型区域13和第二p型区域14交替重复接合而成的第二并列pn层15。第二并列pn层15的平面布局为朝向与第一并列pn层5的条纹相同的条纹状。在第一并列pn层5、第二并列pn层15间，设置有具有第三并列pn层以及第四并列pn层的中间区域6。中间区域6是使在相互分离而形成的成为第一并列pn层5、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的没有进行杂质的离子注入的区域而成。

【技术实现步骤摘要】

本专利技术涉及半导体装置以及半导体装置的制造方法。
技术介绍
以往，公知有具备超结(SJ：Super Junction)结构的半导体装置(以下称为超结半导体装置)，该超结结构是将漂移层设置为在与芯片主面平行的方向(横向)交替地配置有提高了杂质浓度的n型区域和p型区域的并列pn层而成。在超结半导体装置中，导通状态时电流流通并列pn层的n型区域，截止状态时耗尽层也从并列pn层的n型区域和p型区域之间的pn结延伸而使n型区域以及p型区域耗尽，负荷耐压。另外，在超结半导体装置中，由于能够提高漂移层的杂质浓度，所以能够在维持高耐压的状态下减少导通电阻。作为这样的超结半导体装置，提出了具备从元件活性部至耐压结构部的范围内将n型区和p型区配置为以相同的宽度延伸的条纹状的平面布局而成的并列pn层的装置(例如，参照下述专利文献1(第0020段，图1、图2))。在下述专利文献1中，通过使耐压结构部中的并列pn层的杂质浓度比元件活性部中的并列pn层的杂质浓度低，从而使耐压结构部的耐压比元件活性部的耐压高。元件活性部是导通状态时有电流流通的区域。元件周边部包围元件活性部的周围。耐压结构部配置于元件周边部，是缓和芯片正面侧的电场而保持耐压的区域。另外，作为另一个的超结半导体装置，提出了并列pn层的n型区域以及p型区域的重复节距在耐压结构部中设置得比在元件活性部中窄的装置(例如，参照下述专利文献2(第0023段，图6)以及下述专利文献3(第0032段，图1、图2))。在下述专利文献2中，在元件活性部以及耐压结构部均设置将n型区域和p型区域配置为条纹状的平面布局而成的并列pn层。在下述专利文献3中，在元件活性部设置将n型区域以及p型区域配置为条状的平面布局的并列pn层，在耐压结构部设置将p型区域以矩阵状的平面布局配置于n型区域内而成的并列pn层。另外，作为另一个超结半导体装置，提出了将并列pn层的n型区域和p型区域配置为条纹状的平面布局，使耐压结构部中的并列pn层的n型区域以及p型区域的与条纹正交的横向的宽度(以下，仅称为宽度)部分地变化而得到的装置(例如，参照下述专利文献4)。另外，作为另一个的超结半导体装置，提出了将并列pn层的n型区域和p型区域配置为条纹状的平面布局，在与耐压结构部的边界附近，将元件活性部中的并列pn层的p型区域的宽度朝向外侧逐渐变窄的装置(例如，参照下述专利文献5(第0051段，图18、图19))。在下述专利文献2～5中，通过在元件活性部和耐压结构部，改变并列pn层的n型区域以及p型区域的重复节距和/或并列pn层的p型区域的宽度，从而使耐压结构部中的并列pn层的杂质浓度比元件活性部中的并列pn层的杂质浓度低。因此，与下述专利文献1同样地，耐压结构部的耐压比元件活性部的耐压高。作为并列pn层的形成方法，提出有以下方案：在每次通过外延生长而层叠未掺杂层时，都对整个面进行n型杂质的离子注入，使用抗蚀掩模而选择性地进行了p型杂质的离子注入之后，通过热处理来使杂质扩散(例如，参照下述专利文献6(第0025段，图1～图4)参照)。在下述专利文献6中，考虑到后续的热扩散步骤，用于p型杂质的离子注入的抗蚀掩模的开口宽度为剩余宽度的1/4左右，与此对应地，将p型杂质的注入量设为n型杂质的注入量的4倍左右，从而使并列pn层的n型区域以及p型区域的总杂质量相等。作为并列pn层的另一个形成方法，提出有以下方案：在每次通过外延生长而层叠n型高电阻层时，都使用不同的抗蚀掩模而分别选择性地进行n型杂质以及p型杂质的离子注入之后，通过热处理而使杂质扩散(例如，参照下述专利文献7(第0032～0035段，图4)参照)。在下述专利文献7中，使成为并列pn层的n型区域的n型杂质注入区域和成为p型区域的p型杂质注入区域以在横向对置的方式选择性地形成并进行热扩散。因此，能够使n型区域以及p型区域均高杂质浓度化，并能够抑制在横向邻接的区域之间的pn结附近的杂质浓度的偏差。现有技术文献专利文献专利文献1：日本特开2008-294214号公报专利文献2：日本特开2002-280555号公报专利文献3：日本国际公开第2013/008543号专利文献4：日本特开2010-056154号公报专利文献5：日本特开2012-160752号公报专利文献6：日本特开2011-192824号公报专利文献7：日本特开2000-040822号公报
技术实现思路
技术问题然而，本专利技术的专利技术者们进行了锐意研究的结果新发现，如上述专利文献7那样，在分别选择性地进行n型杂质以及p型杂质的离子注入而在元件活性部以及耐压结构部形成并列pn层的情况下，产生如下的问题。图27、图28是表示以往的超结半导体装置的并列pn层的平面布局的俯视图。图27(a)、图28(a)中示出了并列pn层的完成时的平面布局。图27(a)、图28(a)中示出了以往的超结半导体装置的1/4的部分。图27(b)、图28(b)中示出了元件活性部100a和耐压结构部100c之间的边界区域100b中的并列pn层的形成过程中的状态。元件周边部100d由边界区域100b以及耐压结构部100c构成。在图27、图28中，将并列pn层的条纹的延伸的横向设为y，将与条纹正交的横向设为x。符号101是为了形成并列pn层而外延生长的n-型半导体层。如图27(a)、图28(a)所示，在以往的超结半导体装置中，元件活性部100a的并列pn层(以下，称为第一并列pn层)104以及耐压结构部100c的并列pn层(以下，称为第二并列pn层)114均延伸到元件活性部100a与耐压结构部100c之间的边界区域100b而相互邻接。如图27(b)、图28(b)所示，在形成该第一并列pn层104、第二并列pn层114时，第一并列pn层104的成为第一n型区域102的n型杂质注入区域121、以及成为第一p型区域103的p型杂质注入区域122分别以延伸到边界区域100b的内侧(元件活性部100a侧)的第一区域100e的方式形成。第二并列pn层114的成为第二n型区域112、115的n型杂质注入区域131、141，以及成为第二p型区域113、116的p型杂质注入区域132、142分别以延伸到边界区域100b的外侧(耐
压结构部100c侧)的第二区域100f的方式形成。这些各杂质注入区域分别延伸至第一区域100e和第二区域100f的边界(纵虚线)为止。如图27所示，将第一n型区域102以及第一p型区域103的重复节距P11和第二n型区域112以及第二p型区域113重复节距P12设为相同的情况下(P11＝P12)，在边界区域100b中，第一并列pn层104、第二并列pn层114的同导电型区域彼此是完全接触的状态。即，成为第一n型区域102、第二n型区域112的n型杂质注入区域121、131彼此以及成为第一p型区域103、第二p型区域113的p型杂质注入区域122、132彼此分别配置于从元件活性部100a延伸至耐压结构部100c而连续的条纹状的平面布局。因此，在边界区域100b中，第一并列pn层104、第二并列pn层114的电荷平衡没有被破坏，而第一并列pn层104、第二并列pn层114的平均杂质浓度均相同，由此元件活性部100a和耐压结构部1本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，具备：表面元件结构，其设置于第一主面侧；低电阻层，其设置于第二主面侧；第一并列pn层，其设置于所述表面元件结构和所述低电阻层之间，且第一个第一导电型区域以及第一个第二导电型区域交替地配置；第二并列pn层，其设置为包围所述第一并列pn层的周围，且交替地配置有第二个第一导电型区域和第二个第二导电型区域以比所述第一个第一导电型区域以及所述第一个第二导电型区域的重复节距窄的节距；和中间区域，其设置为在所述第一并列pn层与所述第二并列pn层之间，与所述第一并列pn层以及所述第二并列pn层接触，其中，在所述中间区域，具有：第三个第二导电型区域，其与所述第一并列pn层的所述第一个第二导电型区域接触，并且平均杂质浓度比所述第一个第二导电型区域低，第四个第二导电型区域，其与所述第二并列pn层的所述第二个第二导电型区域接触，并且平均杂质浓度比所述第二个第二导电型区域低。

【技术特征摘要】
2015.04.02 JP 2015-076123;2015.11.05 JP 2015-217941.一种半导体装置，其特征在于，具备：表面元件结构，其设置于第一主面侧；低电阻层，其设置于第二主面侧；第一并列pn层，其设置于所述表面元件结构和所述低电阻层之间，且第一个第一导电型区域以及第一个第二导电型区域交替地配置；第二并列pn层，其设置为包围所述第一并列pn层的周围，且交替地配置有第二个第一导电型区域和第二个第二导电型区域以比所述第一个第一导电型区域以及所述第一个第二导电型区域的重复节距窄的节距；和中间区域，其设置为在所述第一并列pn层与所述第二并列pn层之间，与所述第一并列pn层以及所述第二并列pn层接触，其中，在所述中间区域，具有：第三个第二导电型区域，其与所述第一并列pn层的所述第一个第二导电型区域接触，并且平均杂质浓度比所述第一个第二导电型区域低，第四个第二导电型区域，其与所述第二并列pn层的所述第二个第二导电型区域接触，并且平均杂质浓度比所述第二个第二导电型区域低。2.根据权利要求1所述的半导体装置，其特征在于，在所述中间区域，具有：第三个第一导电型区域，其与所述第一并列pn层的所述第一个第一导电型区域接触，并且平均杂质浓度比所述第一个第一导电型区域低；第四个第一导电型区域，其与所述第二并列pn层的所述第二个第一导电型区域接触，并且平均杂质浓度比所述第二个第一导电型区域低。3.根据权利要求2所述的半导体装置，其特征在于，在所述中间区域配置有：第三并列pn层，其是所述第三个第一导电型区域和所述第三个第二导电型区域交替地配置而成。4.根据权利要求2或3所述的半导体装置，其特征在于，在所述中间区域配置有：第四并列pn层，其是所述第四个第一导电型区域以及所述第四个第二导电型区域交替地配置而成。5.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第一个第一导电型区域以及所述第一个第二导电型区域配置为条纹状的平面布局，所述第二个第一导电型区域以及所述第二个第二导电型区域配置为朝向与所述第一个第一导电型区域以及所述第一个第二导电型区域相同的条纹状的平面布局，所述第三个第二导电型区域以及所述第四个第二导电型区域配置为朝向与所述第一个第二导电型区域以及所述第二个第二导电型区域相同的条纹状的平面布局。6.根据权利要求1～3中任一项所述的半导体装置，其特征在于，中心对置的所述第三个第二导电型区域和所述第四个第二导电型区域隔着漂移区相邻。7.根据权利要求1～3中任一项所述的半导体装置，其特征在于，所述第一个第一导电型区域以及所述第一个第二导电型区域配置为条纹状的平面布局，所述第二个第一导电型区域以及所述第二个第二导电型区域配置为朝向与所述第一个第一导电型区域以及所述第一个第二导电型区域正交的条纹状的平面布局，所述第三个第二导电型区域配置为朝向与所述第一个第二导电型区域相同的条纹状的平面布局，所述第四个第二导电型区域配置为朝向与所述第二个第二导电型区域相同的条纹状的平面布局。8.根据权利要求1～3中任一项所述的半导体装置，其特征在于，进一步具备：元件活性部，其配置有所述表面元件结构以及所述第一并列pn层，并且在导通状态时有电流流通；元件周边部，其配置有所述第二并列pn层，且包围所述元件活性部；终端区域，其在所述元件周边部的相对于所述元件活性部侧的相反一侧，设置于所述第一主面与所述低电阻层之间；第五个第一导电型区域，其设置于所述第二并列pn层与所述终端区域之间，且平均杂质浓度比所述第二个第一导电型区域低；以及导电层，其与所述终端区域电连接。9.一种半导体装置的制造方法，其特征在于，包括以下工序：形成工序，重复进行第一工序和第二工序，其中，所述第一工序，堆积第一导电型半导体层，所述第二工序，在所述第一导电型半导体层的表面层，以交替地配置的方式形成第一个第一导电型杂质注入区域以及第一个第二导电型杂质注入区域，并且在比所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域更靠外侧以预定宽度分离的位置，以比所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域的重复节距窄的节距交替地配置的方式形成第二个第一导电型杂质注入区域以及第二个第二导电型杂质注入区域；和热处理工序，通过热处理，使所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域扩散而形成第一个第一导...

【专利技术属性】
技术研发人员：坂田敏明，新村康，竹野入俊司，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：日本;JP