状态保持逻辑电路和状态保持触发器制造技术

本发明专利技术提供一种状态保持逻辑电路和状态保持触发器。本发明专利技术提供的状态保持逻辑电路，包括：第一反相器，输出第二频率信号CN；第二反相器，输出第一频率信号C；下拉N通道晶体管；栅极电路；第一闩锁，接收来自第一数据输入节点D1的数据信号，其中该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作；以及第二闩锁，耦接至该第一闩锁，输出数据信号，其中该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作，且其中该第二闩锁更包括：栅极以及三态反馈组件，其中该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能。本发明专利技术提供的状态保持逻辑电路和状态保持触发器能够节省半导体芯片面积。

【技术实现步骤摘要】

本专利技术有关于状态保持逻辑电路及其相关结构和方法。
技术介绍
现今有很多状态保持触发器结构。例如：“用于电源关闭应用的状态保持触发器”，Hamid Mahmoodi Meimand，IEEE International Symposium on Circuits and Systems(ISCAS)第II-677至II-680页；美国专利编号8,253,438“低漏电和数据保持电路”；美国专利公开编号2011/0298516“频率状态独立保持主从式触发器”。状态保持触发器和闩锁通常具有额外的巴伦闩锁电路。当该触发器或该闩锁在保持模式时，该巴伦闩锁电路储存该触发器或该闩锁的逻辑状态。在该保持模式操作结束时，当该触发器或该闩锁再次操作于普通主动(normal active)模式时，该巴伦闩锁电路所储存的该逻辑状态被加载回装置的第一级(primary)闩锁。基于多种因素，实现该触发器或该闩锁的电路通常牵涉到不想要的大量的半导体芯片面积。其他提出过具有保持模式的装置并未包括额外的巴伦闩锁，例如，美国专利编号7,639,056“用于电源关闭应用的极小面积附加保持触发器”；美国专利公开编号2011/0248759“保持触发器”；美国专利公开编号2010/0308876“半导体集成电路及其储存和回复初始状态的方法”。
技术实现思路
为了解决上述的技术问题，本专利技术特提供一种新型状态保持逻辑电路
和状态保持触发器。在本申请第一方面，状态保持逻辑电路包括另外的多个电路组件、频率信号输入节点CK、保持信号输入节点RT、重置信号输入节点RN、第一数据输入节点D1、第一数据输出节点Q1、第一反相器、第二反相器、下拉N通道晶体管、栅极电路、第一闩锁和第二闩锁。该第一反相器具有输入线和输出线。该第一反相器的该输入线被耦接至该频率信号输入节点CK。该第一反相器输出第二频率信号CN至该第一反相器的该输出线。该第二反相器具有输入线和输出线。该第二反相器的该输入线被耦接至该第反相器的该输出线。该第二反相器输出第一频率信号C至该第二反相器的该输出线。该下拉N通道晶体管具有耦接至接地节点的源极、耦接至该频率信号输入节点CK的漏极和耦接至该保持信号输入节点RT的栅极。该栅极电路具有第一输入线、第二输入线以及输出线。该栅极电路的该第一输入线被耦接至该保持信号输入节点RT。该栅极电路的该第二输入线被耦接至该重置信号输入节点RN。该栅极电路输出重置信号RS至该栅极电路的该输出线。该第一闩锁具有输入线和输出线。该第一闩锁的该输入线被耦接以接收来自该第一数据输入节点D1的数据信号。该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作。该第二闩锁具有一输入线和一输出线。该第二闩锁的该输入线被耦接至该第一闩锁的该输出线。该第二闩锁的该输出线被耦接以输出数据信号至该第一数据输出节点Q1。该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作。该第二闩锁更包括栅极和三态反馈组件。该栅极具有第一输入线、第二输入线以及输出线。该三态反馈组件具有输入线和输出线。该三态反馈组件的该输入线被耦接至该栅极的该输出线。该三态反馈组件的该输出线被耦接至该栅极的该第一输入线。该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能。第
二供应电压VSUP2供应电压至该第一反相器、该第二闩锁的该栅极和该第二闩锁的三态反馈组件。第一供应电压VSUP1供应电压至该第二反相器和该第一闩锁。设置主动高态保持信号至该保持信号输入节点RT使该状态保持逻辑电路进入保持模式。在该保持模式时，即使该第一供应电压VSUP1并未被供应至该状态保持逻辑电路，该状态保持逻辑电路仍通过该第二供应电压VSUP2维持在其所储存的逻辑状态。在该保持模式下设置主动低态保持信号至该重置信号输入节点RN并无法对该状态保持逻辑电路产生影响，亦不会使该状态保持逻辑电路被重置。当该状态保持逻辑电路并未在该保持模式时(当该状态保持逻辑电路被操作在其主动状态时)，设置该主动低态保持信号至该重置信号输入节点RN使该状态保持逻辑电路被异步重置。在一个实施例中，该状态保持逻辑电路不具有额外的巴伦闩锁。该状态保持逻辑电路仅具有N型井区，且该状态保持逻辑电路的所有P信道晶体管皆被放置于该N型井区之上。在本申请第二方面，该状态保持逻辑电路的该频率和重置信号产生逻辑驱动该第一闩锁和该第二闩锁，如同额外的至少一闩锁对。每一闩锁对具有数据输入端和数据输出端。该状态保持逻辑电路整体为具有引入主动高态保持信号端RT和引入主动低态重置信号端RN的多位缓存器。在本申请的第三方面，状态保持逻辑电路包括另外的多个电路组件、频率信号输入节点CK、保持信号输入节点RTN、重置信号输入节点RN、第一数据输入节点D1、第一数据输出节点Q1、第一栅极、第一反相器、第二反相器、第三反相器、拉升P通道晶体管、第一闩锁和第二闩锁。该第一栅极具有第一输入线、第二输入线以及输出线。该第一栅极的该第一输入线被耦接至该频率信号输入节点CK。该第一栅极的该第二输入线被耦接至该保持信号输入节点RTN。该第一栅极输出第二频率信号CN
至该第一栅极的该输出线。该第一反相器具有输入线和输出线。该第一反相器的该输入线被耦接至该第一栅极的该输出线。该第一反相器输出第一频率信号C至该第一反相器的该输出线。该第二反相器具有输入线和输出线，其中该第二反相器的该输入线被耦接至该重置信号输入节点RN。该第三反相器具有输入线和输出线。该第三反相器的该输入线被耦接至该第二反相器的该输出线。该第三反相器输出重置信号RS至该第三反相器的该输出线。该拉升P通道晶体管具有耦接至VSUP1供应电压节点的源极和耦接至该第一闩锁的该第三反相器的该输入线的漏极。该第一闩锁具有输入线和输出线。该第一闩锁的该输入线被耦接以接收来自该第一数据输入节点D1的数据信号。该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作。该第二闩锁具有输入线和输出线。该第二闩锁的该输入线被耦接至该第一闩锁的该输出线。该第二闩锁的该输出线被耦接以输出数据信号至该第一数据输出节点Q1。该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作。该第二闩锁更包括第二栅极和三态反馈组件。该第二栅极具有第一输入线、第二输入线以及输出线。该三态反馈组件具有输入线和输出线。该三态反馈组件的该输入线被耦接至该第二栅极的该输出线。该三态反馈组件的该输出线被耦接至该第二栅极的该第一输入线。该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能。第二供应电压VSUP2供应电压至该第一反相器、该第三反相器、该第二闩锁的该第二栅极和该第二闩锁的三态反馈组件。第一供应电压VSUP1供应电压至该第一闩锁。设置主动低态保持信号至该保持信号输入节点RT使该状态保持逻辑电路进入保持模式。在该保持模式时，即使该第一供应电压VSUP1并未被供应至该状态保持逻辑电路，该状态保持逻辑电路仍通过该第二供应电压VSUP2维持在其所储存的逻辑状态。在该保持模式下设置该主动低
态保持信号至该重置信号输入节点RN并无法对该状态保持逻辑电路产生影响，亦不会使该状态保持逻辑电路被重置。当该状态保持逻辑电路并未在该本文档来自技高网...

【技术保护点】
一种状态保持逻辑电路，包括：第一反相器，耦接至频率信号输入节点CK并输出第二频率信号CN；第二反相器，耦接至该第一反相器，且输出第一频率信号C；下拉N通道晶体管，耦接至接地节点、该频率信号输入节点CK和保持信号输入节点RT；栅极电路，耦接至该保持信号输入节点RT和重置信号输入节点RN，且输出重置信号RS；第一闩锁，接收来自第一数据输入节点D1的数据信号，其中该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作；以及第二闩锁，耦接至该第一闩锁，输出数据信号，其中该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作，且其中该第二闩锁更包括：栅极，具有第一输入线以及输出线；以及三态反馈组件，具有第二输入线和输出线，其中该三态反馈组件的该第二输入线被耦接至该栅极的该输出线，其中该三态反馈组件的该输出线被耦接至该栅极的该第一输入线，且其中该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能，其中第二供应电压VSUP2供应电压至该第一反相器、该第二闩锁的该栅极和该第二闩锁的三态反馈组件，且其中第一供应电压VSUP1供应电压至该第二反相器和该第一闩锁。

【技术特征摘要】
2015.04.13 US 62/146,537;2015.12.30 US 14/984,0201.一种状态保持逻辑电路，包括：第一反相器，耦接至频率信号输入节点CK并输出第二频率信号CN；第二反相器，耦接至该第一反相器，且输出第一频率信号C；下拉N通道晶体管，耦接至接地节点、该频率信号输入节点CK和保持信号输入节点RT；栅极电路，耦接至该保持信号输入节点RT和重置信号输入节点RN，且输出重置信号RS；第一闩锁，接收来自第一数据输入节点D1的数据信号，其中该第一闩锁依据该第一频率信号C和该第二频率信号CN而运作；以及第二闩锁，耦接至该第一闩锁，输出数据信号，其中该第二闩锁依据该第一频率信号C和该第二频率信号CN而运作，且其中该第二闩锁更包括：栅极，具有第一输入线以及输出线；以及三态反馈组件，具有第二输入线和输出线，其中该三态反馈组件的该第二输入线被耦接至该栅极的该输出线，其中该三态反馈组件的该输出线被耦接至该栅极的该第一输入线，且其中该三态反馈组件受该第一频率信号C和该第二频率信号CN控制而被致能或被禁能，其中第二供应电压VSUP2供应电压至该第一反相器、该第二闩锁的该栅极和该第二闩锁的三态反馈组件，且其中第一供应电压VSUP1供应电压至该第二反相器和该第一闩锁。2.如权利要求1所述的状态保持逻辑电路，其特征在于，由该栅极电路所输出的该重置信号RS被送至该第二闩锁的该栅极的该第二输入线。3.如权利要求2所述的状态保持逻辑电路，其特征在于，该栅极电路包括：或非门，其中该或非门的第一输入线是该栅极电路的该第一输
\t入线，其中该栅极电路的第二输入线是该栅极电路的该第二输入线，其中第一供应电压VSUP1供应电压至该或非门；以及反相器，其中该栅极电路的该反相器的输入线被耦接至该栅极电路的该或非门的输出线，其中该栅极电路的该反相器的输出线是该栅极电路的该输出线，且其中该第二供应电压VSUP2供应电压至该栅极电路的该反相器。4.如权利要求1所述的状态保持逻辑电路，其特征在于，该第二闩锁的该三态反馈组件是三态反相器。5.如权利要求1所述的状态保持逻辑电路，其特征在于，该第二闩锁的该栅极是与非门。6.如权利要求1所述的状态保持逻辑电路，其特征在于，该第一闩锁包括：第一三态反相器；反相器，其中该第一闩锁的该反相器的输入线被耦接至该第一闩锁的该第一三态反相器的数据信号输出线；第二三态反相器，其中该第一闩锁的该第二三态反相器的数据信号输入线被耦接至该第一闩锁的该反相器的输出线，其中该第一闩锁的该第二三态反相器的数据信号输出线被耦接至该第一闩锁的该第一三态反相器的该数据输出线；以及拉升P通道晶体管，具有耦接至VSUP1供应电压节点的源极、耦接至该第一闩锁的该第二三态反相器的该数据输出线的漏极和被耦接以接收来自该栅极电路的该输出线的该重置信号RS的栅极，其中若该重置信号RS在数字逻辑的低态，则该拉升P通道晶体管导通且该第一三态反相器和该第二三态反相器被禁能。7.如权利要求6所述的状态保持逻辑电路，其特征在于，该第一闩锁的该第一三态反相器包括至多两个P通道晶体管，其中该第一闩锁的该第二三态反相器包括至多两个P通道晶体管，且其中该第一闩锁的该多个P通道晶体管之中仅有该第一闩锁的该拉升P通道晶体管的该栅极被耦接以接收该重置信号RS。8.如权利要求1所述的状态保持逻辑电路，其特征在于，该状
\t态保持逻辑电路多位缓存器，且其中该状态保持逻辑电路更包括：第三闩锁，耦接至第二数据输入节点D2且接收数据信号，其中该第三闩锁依据该第一频率信号C和该第二频率信号CN而运作；以及第四闩锁，耦接该第三闩锁，其中该第四闩锁的输出线被耦接以输出数据信号至第二数据输出节点Q2，其中该第四闩锁依据该第一频率信号C和该第二频率信号CN而运作。9.如权利要求1所述的状态保持逻辑电路，其特征在于，该状态保持逻辑电路包括唯一N型井区，其中该第一反相器、该第二反相器、该栅极电路、该第一闩锁和该第二闩锁的每一者包括至少一P通道晶体管，且其中该状态保持逻辑电路的所有该P信道晶体管皆设置于该N型井区之中。10.一种状态保持逻辑电路，包括：第一栅极，耦接至频率信号输入节点CK与保持信号输入节点RT，且输出第二频率信号CN；第一反相器，耦接至该第一栅极，且输出第一频率信号C；第二反相器，耦接至重置信号输入节点RN；第三反相器，耦接至该第二反相器，且输出重置信号RS；拉升P通道晶体管，耦接至供应电压节点...

【专利技术属性】
技术研发人员：森迪尔库玛尔·贾亚帕，
申请(专利权)人：联发科技新加坡私人有限公司，
类型：发明
国别省市：新加坡;SG