半导体器件、集成电路以及用于制造半导体器件的方法技术

本发明专利技术提供了半导体器件、集成电路以及用于制造半导体器件的方法。半导体器件包括位于半导体主体中的晶体管，该半导体主体具有第一主表面(110)和第二主表面(120)，第一主表面(110)与第二主表面(120)相对。晶体管包括第一主表面(110)处的源极区(201)、漏极区(205)、主体区(220)、漂移区域(260)、以及主体区(220)处的栅极电极(210)。主体区(220)和漂移区域(260)沿着第一方向设置在源极区(201)与漏极区(205)之间，该第一方向与第一主表面(110)平行。栅极电极(210)设置于在第一方向上延伸的沟槽中。晶体管还包括与主体区(220)的第二主表面(120)相邻的绝缘层。源极区(210)垂直延伸到第二主表面。

【技术实现步骤摘要】

技术介绍
在汽车和工业电子中通常采用的功率晶体管应当在确保高电压阻断能力的同时具有低导通状态电阻(Ron A)。例如，MOS(“金属氧化物半导体”)功率晶体管应当能够(取决于应用需求)阻断数十到数百或数千伏特的漏源电压Vds。MOS功率晶体管通常传导非常大的电流，在典型的大约2至20V的栅源电压下，该电流可以高达几百安培。已经在200V到800V的电压范围中使用了补偿器件。在这些补偿器件中，由具有不同的导电类型的多个半导体层来实现漂移区域。总体上，正在开发新概念的垂直功率器件。本专利技术的目的在于提供包括晶体管的半导体器件，该晶体管具改进的特性。根据本专利技术，由根据独立权利要求的要求保护的主题来实现以上目的。在独立权利要求中限定了进一步的改进。
技术实现思路
根据实施例，一种半导体器件包括位于半导体主体中的晶体管，所述半导体主体具有第一主表面和第二主表面，所述第一主表面与所述第二主表面相对。所述晶体管包括位于所述第一主表面处并延伸到所述第二主表面的源极区、漏极区、主体区、漂移区域、以及位于所述主体区处的栅极电极。所述主体区和所述漂移区域沿着第一方向设置在所述源极区与所述漏极区之间，所述第一方向与所述第一主表面平行。所述栅极电极设置于在所述第一方向上延伸的沟槽中。所述半导体器件还包括绝缘层，所述绝缘层位于所述半导体主体的所述第二主表面的近邻处。根据实施例，一种用于制造包括位于半导体主体中的晶体管的半导体器件的方法，所述半导体主体具有第一主表面和第二主表面，所述第一主表面与所述第二主表面相对，所述方法包括：在所述第一主表面处形成源极区，所述源极区延伸到所述第二主表面，形成漏极区，形成主体区，形成漂移区域，以及在所述主体区处形成栅极电极，所述主体区和所述漂移区域沿着第一方向设置在所述源极区与所述漏极区之间，所述第一方向与所述第一主表面平行。形成所述栅极电极包括形成在所述第一方向上延伸的沟槽。所述方法还包括在所述半导体主体的所述第二主表面的邻近处形成绝缘层。本领域技术人员在阅读以下具体实施方式并观察附图之后将认识到另外的特征和优点。附图说明包括附图来提供对本专利技术的实施例的进一步理解，并且附图被并入到本说明书中并构成说明书的一部分。附图例示了本专利技术的实施例并连同描述用作解释原理。将容易理解本专利技术的其它实施例以及旨在优点中的许多优点，因为它们通过参考以下具体实施方式而变得更好理解。附图中的元件并非必须要相对于彼此缩放。类似的附图标记标识了对应的类似部分。图1A示出了根据实施例的半导体器件的横截面视图；图1B示出了半导体器件的水平横截面视图；图1C示出了半导体器件的另外的横截面视图。图1D示出了根据另外的实施例的半导体器件的横截面视图。图2示出了根据另外的实施例的半导体器件的横截面视图。图3A至图3I例示了在执行根据实施例的方法时的衬底的横截面视图。图4A至图4C例示了在执行某个处理步骤之后的衬底的各个视图。图5A至图5D例示了在执行另外的处理步骤时的方法。图6概述了根据实施例的方法。图7例示了根据实施例的集成电路的示例。具体实施方式在以下具体实施方式中，参考了构成本文的一部分的附图，并且在附图中，以例示的方式例示了本专利技术可以实施的具体实施方式。在这点上，参照所描述的附图的方向使用了诸如“顶部”、“底部”、“前”、“后”、“引导”、“落后”等之类的方向性术语。由于可以在多个不同方向上设置本专利技术的实施例中的部件，因此方向性术语用于例示的目的而不是限制性的。应当理解，在不脱离权利要求所限定的范围的情况下，可以利用其它实施例并可以作出结构或逻辑的改变。本实施例的描述并不是限制性的。具体来说，下文中所描述的实施例中的元件可以与不同实施例中的元件结合。如本文中所使用的，术语“具有”、“含有”、“包含”、“包括”等等是开放式术语，并指示存在所述的元件或特征，但并不排除另外的元件或特征。冠词“一”、“一个”以及“该”旨在包括复数以及单数，除非上下文另外明确指示。如本说明书中所采用的，术语“耦合”和/或“电耦合”并不旨在表示元件必须直接耦合在一起—可以在“耦合的”或“电耦合的”元件之间提供中间元件。术语“电连接”旨在描述电连接在一起的元件之间的低欧姆电连接。本说明书引用了“第一”和“第二”导电类型的掺杂物，并且半导体部分被掺杂有该“第一”和“第二”导电类型的掺杂物。第一导电类型可以是p类型并且第二导电类型可以是n类型，或反之亦然。如公知的，取决于掺杂类型或源极区和漏极区的极性，诸如金属氧化物半导体场效应晶体管(MOSFET)之类的绝缘栅场效应晶体管(IGFET)可以是n沟道或p沟道MOSFET。例如，在n沟道MOSFET中，源极区和漏极区被掺杂有n类型掺杂物。在p沟道MOSFET中，源极区和漏极区被掺杂有p类型的掺杂物。如将清楚地理解的，在本说明书的背景内，掺杂类型可以颠倒。如果使用方向性语言来描述具体的电流路径，则本描述仅仅将被理解为指示路径而并不指示电流流动的极性，即，电流从源极流动到漏极还是反之亦然。附图可以包括极性敏感的部件，例如，二极管。如将清楚理解的，这些极性敏感的部件的具体布置作为示例被给出，并且取决于第一导电类型表示n类型还是p类型可以颠倒，以便实现所描述的功能。附图和说明书通过在掺杂类型“n”或“p”旁边指示“-”或“+”来例示相对掺杂浓度。例如，“n-”表示低于“n”-掺杂区的掺杂浓度的掺杂浓度，而“n+”-掺杂区具有比“n”-掺杂区高的掺杂浓度。相同的相对掺杂浓度的掺杂区并不必须具有相同的绝对掺杂浓度。例如，两个不同的“n”-掺杂区可具有相同的或不同的绝对掺杂浓度。在附图和描述中，为了较好的理解起见，通常掺杂部分被标识为被“p”-掺杂或“n”-掺杂。如将清楚地理解的，这种标识并非旨在是限制性的。掺杂类型可以是任意的，只要实现所描述的功能。此外，在所有实施例中，掺杂类型可以颠倒。如在本说明书中使用的术语“横向的”和“水平的”旨在描述与半导体衬底或半导体主体的第一表面平行的方向。这例如可以是晶圆或管芯的表面。如在本说明书中所使用的术语“垂直的”旨在描述被布置为与半导体衬底或半导体主体的第一表面垂直的方向。在以下描述中所使用的术语“晶圆”、“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶圆和结构将被理解为包括硅、绝缘体上硅(SOI)、蓝宝石上硅(SOS)、掺杂和未掺杂的半导体、由基底半导体支撑的硅外延层、以及其它半导体结构。半导体不需要是基于硅的。半导体也可以是硅-锗、锗、或者砷化镓。根据其它实施例，碳化硅(SiC)或氮化镓(GaN)可以形成半导体衬底材料。图1A示出了I与I’(如也在图1B中例示出的)之间的横截面视图，同样也。半导体器件1包括位于具有第一主表面110和第二主表面120的半导体主体或衬底100中的晶体管10。第一主表面110与第二主表面120相对。晶体管10包括第一主表面110处的源极区201、漏极区205、主体区220、以及漂移区域260。晶体管10还包括主体区220处的栅极电极210。主体区220和漂移区域260沿着第一方向(例如，x方向)被设置在源极区201与漏极区205之间。第一方向与第一主表面110平行。栅极电极210被设置在沿着第一方向延伸的沟槽212中。栅极电本文档来自技高网...

【技术保护点】
一种半导体器件(1)，所述半导体器件包括位于半导体主体(100)中的晶体管(10)，所述半导体主体(100)具有第一主表面(110)和第二主表面(120)，所述第一主表面(110)与所述第二主表面(120)相对，所述晶体管(10)包括：源极区(201)，所述源极区(201)位于所述第一主表面(110)处并延伸到所述第二主表面(120)；漏极区(205)；主体区(220)；漂移区域(260)；栅极电极(210)，所述栅极电极(210)位于所述主体区(220)处，所述主体区(220)和所述漂移区域(260)沿着第一方向设置在所述源极区(201)与所述漏极区(205)之间，所述第一方向与所述第一主表面(110)平行，所述栅极电极(210)设置在沿所述第一方向延伸的沟槽中，以及绝缘层(280)，所述绝缘层(280)位于所述半导体主体(100)的所述第二主表面(120)的近邻处。

【技术特征摘要】
2015.04.14 DE 102015105679.81.一种半导体器件(1)，所述半导体器件包括位于半导体主体(100)中的晶体管(10)，所述半导体主体(100)具有第一主表面(110)和第二主表面(120)，所述第一主表面(110)与所述第二主表面(120)相对，所述晶体管(10)包括：源极区(201)，所述源极区(201)位于所述第一主表面(110)处并延伸到所述第二主表面(120)；漏极区(205)；主体区(220)；漂移区域(260)；栅极电极(210)，所述栅极电极(210)位于所述主体区(220)处，所述主体区(220)和所述漂移区域(260)沿着第一方向设置在所述源极区(201)与所述漏极区(205)之间，所述第一方向与所述第一主表面(110)平行，所述栅极电极(210)设置在沿所述第一方向延伸的沟槽中，以及绝缘层(280)，所述绝缘层(280)位于所述半导体主体(100)的所述第二主表面(120)的近邻处。2.根据权利要求1所述的半导体器件，其中，所述漂移区域(260)包括超结层叠置体。3.根据权利要求1或2所述的半导体器件，还包括主体接触部分(225)，所述主体接触部分(225)被配置为将所述主体区(220)电连接到源极端子(271)，所述主体接触部分(225)设置在所述第一主表面(110)处。4.根据权利要求1至3中任一项所述的半导体器件，其中，所述沟槽(212)形成在所述第一主表面(110)中。5.根据权利要求1至4中任一项所述的半导体器件，其中，所述漂移区域(260)被夹在所述绝缘层(280)与邻近于所述第一主表面(110)的另外的绝缘层(265)之间。6.根据权利要求1至5中任一项所述的半导体器件，还包括：源极接触插塞(267)，所述源极接触插塞(267)电连接到所述源极区(201)，所述源极接触插塞(267)位于所述第一主表面(110)的邻近处，以及漏极接触插塞(277)，所述漏极接触插塞(277)电连接到所述漏极区(205)，所述漏极接触插塞(277)位于所述第二主表面(120)的邻近处。7.根据权利要求1至5中任一项所述的半导体器件，还包括：源极接触插塞(267)，所述源极接触插塞(267)电连接到所述源极区(201)，所述源极接触插塞(267)位于所述第二主表面(120)的邻近处；以及漏极接触插塞(277)，所述漏极接触插塞(277)电连接到所述漏极区(205)，所述漏极接触插塞(277)位于所述第一主表面(110)的邻近处。8.根据权利要求7所述的半导体器件，还包括背侧金属化层(275)，所述背侧金属化层(275)位于所述第二主表面(120)的邻近处并通过所述绝缘层与所述栅极电极(210)绝缘，所述背侧金属化层(275)与所述漏极接触插塞(277)连接。9.根据权利要求7或8所述的半导体器件，还包括前侧金属化层(270)，所述前侧金属化层(270)位于所述第一主表面(110)的邻近处并通过另外的绝缘层(265)与所述栅极电极(210)绝缘，所述前侧金属化层(270)与所述源极接触插塞(267)连接。10.根据权利要求1至9中任一项所述的半导体器件，其中，所述...

【专利技术属性】
技术研发人员：A·迈泽尔，T·施勒塞尔，
申请(专利权)人：英飞凌科技股份有限公司，
类型：发明
国别省市：德国;DE