用在低功率纳米闪存装置中的改进的感测电路制造方法及图纸

公开了用在低功率纳米闪存装置中的改进的感测电路。

【技术实现步骤摘要】
【国外来华专利技术】
公开了用在低功率纳米闪存装置中的改进的感测电路。
技术介绍
使用浮栅来在其上存储电荷的闪存单元以及形成于半导体衬底中的此类非易失性存储器单元的存储器阵列，在本领域中是众所周知的。通常，此类浮栅存储器单元一直是分裂栅类型或叠栅类型的。图1中示出一种现有技术的非易失性存储器单元10。分裂栅超快闪(SuperFlash, SF)存储器单元10包括第一导电类型（诸如P型）的半导体衬底1。衬底1具有表面，在该表面上形成第二导电类型（诸如N型）的第一区2（也称为源极线SL）。同样第二导电类型（诸如N型）的第二区3（也称为漏极线）形成在衬底1的该表面上。第一区2和第二区3之间是沟道区4。位线(BL) 9连接到第二区3。字线(WL) 8（也称为选择栅）被定位在沟道区4的第一部分上方并与其绝缘。字线8几乎不与或完全不与第二区3重叠。浮栅(FG) 5在沟道区4的另一部分上方。浮栅5与该另一部分绝缘，并与字线8相邻。浮栅5还与第一区2相邻。耦合栅(CG) 7（也称为控制栅）位于浮栅5上方并与其绝缘。擦除栅(EG) 6在第一区2上方并与浮栅5和耦合栅7相邻，且与浮栅和耦合栅绝缘。擦除栅6也与第一区2绝缘。现有技术的非易失性存储器单元10的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制(Fowler-Nordheim tunneling mechanism)，借助在擦除栅EG 6上施加高电压以及其他端子等于零伏来擦除单元10。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而接通处于读取状态的单元10。所得的单元擦除状态被称为‘1’状态。用于擦除的另一个实施例是通过在擦除栅EG 6上施加正电压Vegp、在耦合栅CG 7上施加负电压Vcgn，以及其他端子等于零伏的。负电压Vcgn负耦合浮栅FG 5，因此擦除要求较小的正电压Vcgp。电子从浮栅FG 5隧穿到擦除栅EG 6中，导致浮栅FG 5带正电，从而接通处于读取状态（单元状态‘1’）的单元10。可替换地，字线WL 8 (Vwle)和源极线SL 2 (Vsle)可以为负，以进一步降低擦除栅FG 5上用于擦除所需的正电压。在这种情况下负电压Vwle和Vsle的量值小到不足以使p/n结正向。通过源极侧热电子编程机制，借助在耦合栅CG 7上施加高电压、在源极线SL 2上施加高电压、在擦除栅EG 6上施加中等电压以及在位线BL 9上施加编程电流，来对单元10编程。流经字线WL 8与浮栅FG 5之间的间隙的电子的一部分获得足够的能量而注入浮栅FG 5之中，导致浮栅FG 5带负电，从而断开处于读取状态的单元10。所得的单元编程状态被称为‘0’状态。可在编程中，通过在位线BL 9上施加抑制电压来抑制单元10（例如，如果将要对单元10的行中的另一单元进行编程，但不将对单元10进行编程）。分裂栅闪存操作和各种电路在Hieu Van Tran等人的“Sub Volt Flash Memory System”（亚电压闪存系统）的美国专利No. 7,990,773，以及Hieu Van Tran等人的“Array of Non-Volatile Memory Cells Including Embedded Local and Global Reference Cells and Systems”（包括嵌入式本地和全局基准单元和系统的非易失性存储器单元阵列）的美国专利No. 8,072,815中进行描述，所述专利通过引用并入本文。图2描绘了二维现有技术闪存系统的典型现有技术架构。管芯12包括：用于存储数据的存储器阵列15和存储器阵列20，存储器阵列任选地利用如图1中的存储器单元10；用于使管芯12的其他部件通常与丝焊（未示出）之间能够电连通的垫35和垫80，所述丝焊继而连接到用于从封装芯片外部访问集成电路的引脚（未示出）或封装凸块；用于为系统提供正和负电压源的高电压电路75；用于提供诸如冗余和内建自测试的各种控制功能的控制逻辑70；模拟逻辑65；分别用于从存储器阵列15和存储器阵列20读取数据的感测电路60和61；行译码器电路45和行译码器电路46，分别用于访问存储器阵列15和存储器阵列20中的将要从其读取或写入到其的行；列译码器55和列译码器56，分别用于访问存储器阵列15和存储器阵列20中的将要从其读取或写入到其的列；电荷泵电路50和电荷泵电路51，分别用于为存储器阵列15和存储器阵列20提供用于编程和擦除操作的升高电压；由存储器阵列15和存储器阵列20共享的、用于读取和写入（擦除/编程）操作的高电压驱动器电路30；存储器阵列15在读取和写入操作期间使用的高电压驱动器电路25，以及存储器阵列20在读取和写入（擦除/编程）操作期间使用的高电压驱动器电路26；以及位线抑制电压电路40和位线抑制电压电路41，分别用于取消选择在存储器阵列15和存储器阵列20的写入操作期间不打算编程的位线。本领域的技术人员理解这些功能块，并且图2中所示的块布局在现有技术中是已知的。图3描绘现有技术的感测电路100。感测电路100是可用作图2中的感测电路60和61的电路类型的例子。感测电路100包括存储器数据读取块110、存储器基准读取块120和差分放大器块130。本例中的存储器数据读取块110包括电流源111、共源共栅感测NMOS晶体管113、位线钳位NMOS晶体管114和二极管连接的感测负载PMOS晶体管112。本例中的存储器基准读取块120包括电流源121、基准位线钳位NMOS晶体管124、共源共栅感测NMOS晶体管123和二极管连接的感测负载PMOS晶体管122。在本例中，差分放大器块130包括输入差分对NMOS晶体管131和134、电流镜负载PMOS晶体管132和133、输出PMOS晶体管135、电流偏置NMOS晶体管136、输出电流偏置NMOS晶体管137和输出140。节点116耦合到将读取的所选存储器单元（未示出），并且节点117耦合到将用来确定所选存储器单元的值的基准存储器单元（未示出），或可替换地，将诸如来自副本偏置（诸如来自带隙或者对设计或工艺环境误差具有适当补偿的其他基准电路）的非存储器单元基准偏置用于确定所选存储器单元的值。差分放大器块130用于比较接收自存储器数据读取块110和存储器基准读取块120的信号以生成输出140，该输出指示存储在所选存储器单元中的数据的值。这些部件如图3所示彼此连接。在操作期间，差分放大器块130将比较存储器数据读取块110（通过节点116）汲取的电流与存储器基准读取块120（通过节点117）汲取的电流以生成输出140。如果存储器数据读取块110汲取的电流超过从存储器基准读取块120汲取的基准电流（意味着在所选的存储器单元中存储“1”），则输出140将为高。如果从存储器数据读取块110汲取的电流小于从存储器基准读取块120汲取的电流（意味着在所选的存储器单元中存储“0”），则输出140将为低。感测电路100通常需要1.8-3.3伏的操作电压。随着闪存单元和阵列的大小在大小方面缩减，需要对感测电路100的改进，该改进可在较低的操作电压（诸如<1.1伏）和较低的功率消耗的情况下发挥功能。还需要的是可补偿非理想性（诸如本文档来自技高网...

【技术保护点】
一种用在存储器装置中的感测电路，包括：存储器数据读取块，所述存储器数据读取块用于感测所选的存储器单元；存储器基准读取块，所述存储器基准读取块用于感测基准存储器单元；差分放大器块，所述差分放大器块包括第一电容器、第二电容器、预充电电路和输出；其中所述第一电容器连接到所述存储器数据读取块和所述差分放大器块，并且所述第二电容器连接到所述存储器基准读取块和所述差分放大器块；其中所述差分放大器块的所述输出指示存储在所述所选的存储器单元中的值。

【技术特征摘要】
【国外来华专利技术】2014.03.04 US 14/1968391.一种用在存储器装置中的感测电路，包括：存储器数据读取块，所述存储器数据读取块用于感测所选的存储器单元；存储器基准读取块，所述存储器基准读取块用于感测基准存储器单元；差分放大器块，所述差分放大器块包括第一电容器、第二电容器、预充电电路和输出；其中所述第一电容器连接到所述存储器数据读取块和所述差分放大器块，并且所述第二电容器连接到所述存储器基准读取块和所述差分放大器块；其中所述差分放大器块的所述输出指示存储在所述所选的存储器单元中的值。2.根据权利要求1所述的感测电路，其中所述所选的存储器单元为分裂栅闪存单元。3.根据权利要求2所述的感测电路，其中所述基准存储器单元为分裂栅闪存单元。4.根据权利要求1所述的感测电路，其中所述预充电电路包括多个开关，所述多个开关在感测操作前接通，并且在所述感测操作期间断开。5.根据权利要求4所述的感测电路，其中所述多个开关中的一个在接通时使所述存储器数据读取块的感测节点连接到电压源。6.根据权利要求5所述的感测电路，其中所述多个开关中的一个在接通时使所述存储器基准读取块的感测节点连接到电压源。7.根据权利要求1所述的感测电路，其中所述存储器数据读取块包括电流源、共源共栅感测NMOS晶体管、位线钳位NMOS晶体管和二极管连接的感测负载PMOS晶体管。8.根据权利要求7所述的感测电路，其中所述存储器基准读取块包括电流源、基准位线钳位NMOS晶体管、共源共栅感测NMOS晶体管和二极管连接的感测负载PMOS晶体管。9.根据权利要求8所述的感测电路，其中所述差分放大器块还包括输入差分对NMOS晶体管、电流镜负载PMOS晶体管、和输出PMOS晶体管、电流偏置NMOS晶体管、和输出电流偏置NMOS晶体管。10.根据权利要求1所述的感测电路，其中所述感测电路的操作电压为约1.1伏。11.根据权利要求1所述的感测电路，其中所述差分放大器在差分输入路径中包括交叉耦合的反相器对。12.根据权利要求1所述的感测电路，其中用于感测的基准电流为副本基准偏置。13.一种确定存储在所选的存储器单元中的值的方法，包括：使用预充电电路预充电差分放大器块；使用存储器数据读取块在感测节点处感测所选的存储器单元；使用存储器基准读取块在基准节点处感测基准存储器单元；使用所述差分放大器块比较所述感测节点与所述基准节点，所述差分放大器块包括第一电容器、第二电容器和输出，并且其中所述第一电容器连接到所述存储器数据读取块和所述差分放大器块，并且所述第二电容器连接到所述存储器基准读取块和所述差分放大器块；在所述差分放大器块的所述输出处进行指示，指示了存储在所述所选的存储器单元中的值。14.根据权利要求13所述的方法，其中所述所选的存储器单元为分裂栅闪存单元。15.根据权利要求14所述的方法，其中所述基准存储器单元为分裂栅闪存单元。16.根据权利要求13所述的方法，其中所述预充电电路包括多个开关，并且其中所述预充电步骤包括接通所述多个开关。17.根据权利要求16所述的方法，其中所述预充电步骤包括将所述存储器数据读取块的所述感测节点连接到电压源。1...

【专利技术属性】
技术研发人员：HV特兰，HQ阮，A利，T武，
申请(专利权)人：硅存储技术公司，
类型：发明
国别省市：美国;US