存储器阵列制造技术

本申请公开了一种存储器阵列，包括多个两管存储器单元，多条相互平行的位线，与位线垂直且相互绝缘的多条字线，整个存储阵列上下相邻的两个存储管背靠背共用一个源端或漏端，左右相邻一行存储管共用栅极，存储管的栅极连接存储管字线，选择管的栅极连接选择管字线，整个一片存储阵列共用一个P阱，其特征在于，纵向相同列方向的位线共接，不同列的存储单元的位线分别接出；横向相同行的字线共接，其中存储器字线分别接出，所有奇数行的选择管字线共接，所有偶数行的选择管字线共接；所有源端背靠背共接，然后横向用源线分别接出。本发明专利技术的存储器阵列在进行读操作时能降低非选中行的漏电，并且能加快读取速度。

【技术实现步骤摘要】

本专利技术涉及半导体器件设计领域，特别涉及一种存储器陈列。
技术介绍
图1为现有技术的存储器阵列。这种存储器陈列包括多个存储单元，每个存储单元由两管存储器组成(选择管和存储管串联)，还包括多条相互平行的位线(BL)、与位线垂直且与位线相互绝缘的多条字线。其中，定义平行于位线的方向(存储管与选择管串联的方向)为纵向，平行于字线的方向为横向。BL(bitline，位线)从存储管一端连出，SL(source line，源线)从选择管一端连出；整个存储阵列上下相邻的两个存储管背靠背共用一个源端或漏端，左右相邻一行存储管共用栅极，存储管的栅极共用存储管字线WLS，选择管的栅极共用选择管字线WL；整个一片存储阵列共用一个P阱。该存储器陈列的连接方式为：1)纵向将相同列方向的BL共接在一起，不同列的存储单元的位线分别为BL1、BL2、BL3、BL4；2)横向将相同行的栅极连在一起，对应存储器栅极为WLS1、WLS2、WLS3、WLS4，选择管栅极为WL1、WL2、WL3、WL4；3)所有源端先横向将同行共接，然后纵向将所有行共接；4)所有存储阵列共用一个P阱通过外围引出。如表1示出现有技术存储器陈列的操作方式，其中VPOS为存储器擦除或写入操作时的正电压，VNEG为存储器擦除或写入操作时的负电压，Vbl为存储器高压操作第二正电压Vpwr：读或擦除操作时字线所加电压，Vlim为读操作时位线(BL)所加电压，Vgnd为接地电位(0V)，VBPW为P阱上的电位，Float/Floating为悬空。表1具体地，该操作方式如下：1)擦除和写入采用page模式，同一行的位数同时被擦除和写入，擦除为0，写入分为写“1”或写“0”，写“1”时BL加Vneg，写“0”时BL加Vbl；2)读取时，选中列BL＝Vlim，非选中列BL＝vgnd，选中行的选择管电压为Vpwr，存储管电压为vgnd，非选中行选择管电压为vgnd，存储管电压为vgnd。然而，在这种情况下，非选中行的漏电总和为所有漏端的结漏电加上非选中选择管源漏之间的沟道漏电，因此漏电很大。图2示出了现有技术一实施例的存储器阵列在进行读操作时示出电压情况的结构图。如图所示，该技术方案的非选中行的源漏电位都为0，所以采用预充到0.85V再下拉的方案需要对大量的非选中行的源漏进行放电，这会影响读取速度。
技术实现思路
本申请所要解决的技术问题是提供一种存储器阵列，在进行读操作时能降低非选中行的漏电，并且能加快读取速度。为解决上述技术问题，本专利技术提供一种存储器阵列，包括多个由选择管和存储管串联的两管存储器单元，多条相互平行的位线，与位线垂直且相互绝缘的多条字线，定义平行于选择管和存储管串联的方向为纵向，平行于字线的方向为横向，位线从存储管一端连出，源线从选择管一端连出，整个存储阵列上下相邻的两个存储管背靠背共用一个源端或漏端，左右相邻一行存储管共用栅极，存储管的栅极连接存储管字线，选择管的栅极连接选择管字线，整个一片存储阵列共用一个P阱，其特征在于，纵向相同列方向的位线共接，不同列的存储单元的位线分别接出；横向相同行的字线共接，其中存储器字线分别接出，所有奇数行的选择管字线共接，所有偶数行的选择管字线共接；所有源端背靠背共接，然后横向用源线分别接出；所有存储阵列共用一个P阱通过外围引出。较佳地，所述存储器阵列为4*4阵列，所述不同列的存储单元的位线分别定义为BL1，BL2，BL3，BL4，所述存储器字线分别定义为WLS1，WLS2，WLS3，WLS4，所述源端背靠背共接，然后横向用SL1和SL2分别接出。较佳地，通过对所述选择管栅极连接的字线、所述存储管栅极连接的字线、所述位线、所述源线施加工作电压实现对存储位单元的读取、编程和擦除。较佳地，定义VPOS为存储器擦除或写入操作时的正电压，VNEG为存储器擦除或写入操 作时的负电压，Vbl为存储器高压操作第二正电压,Vpwr：读或擦除操作时字线线所加电压，Vlim为读操作时位线(BL)或源线(SL)所加电压，Vgnd为接地电位(0V)，VBPW为P阱上的电位，Float/Floating为悬空；编程写入时，选中行及非选中行所述选择管栅极连接的字线电压均为VNEG,选中行及非选中行所述存储管栅极连接的字线电压分别为VPOS,VNEG,在写入数据“1”或“0”时所述位线电压分别为VNEG，Vbl，P阱上电压均为VNEG，所述源线上电压均为float；擦除时，选中行及非选中行所述选择管栅极连接的字线电压均为Vpwr,选中行及非选中行所述存储管栅极连接的字线电压分别为VNEG,VPOS,所述位线电压均为VPOS，P阱上电压均为VPOS，所述源线上电压均为float；读取时，选中行与非选中行的所述选择管栅极连接的字线的电压分别为Vpwr(图2中的偶数行电压)，vgnd(图2中的奇数行电压)；选中行与非选中行的所述存储管栅极连接的字线的电压均为vgnd，选中列与非选中列的所述位线电压分别为Vlim，floating；选中列与非选中列的所连接的位线电压分别为Vlim，floating；所述P阱上电压均为vgnd。较佳地，Vbl电压要低于VPOS，保证使擦除操作后的存储管的存储状态不变。较佳地，在读操作时，先将所有位线和源线的电位预充到Vlim，然后将选中行的源端下拉到Vgnd。较佳地，VPOS范围为4V～12V，VNEG范围为-8V～-2V，Vbl﹤VPOS，Vpwr范围为0V～3V，Vlim范围为0.4V～1.5V。较佳地，编程写入时，选中行及非选中行所述选择管栅极连接的字线电压均为-4.5V,选中行及非选中行所述存储管栅极连接的字线电压分别为-4.5V,7.2V,在写入数据“1”或“0”时所述位线电压分别为-4.5V,1.4V，所述源线上电压均为float；擦除时，选中行及非选中行所述选择管栅极连接的字线电压均为1.8V,选中行及非选中行所述存储管栅极连接的字线电压分别为-4.5V,7.2V,所述位线电压均为7.2V，所述源线上电压均为float；读取时，选中行与非选中行的所述选择管栅极连接的字线的电压分别为1.8V(图5中的偶数行电压)，0V(图5中的奇数行电压)；选中行与非选中行的所述存储管栅极连接的字线的电压均为0V，选中列与非选中列的所述位线电压分别为0.85，floating；选中列与非选中列所连接的位线电压分别为0.85V，floating。附图说明图1是现有技术存储器阵列的结构图。图1a是现有技术一实施例的存储器阵列在进行读操作时示出电压情况的结构图。图2是本专利技术存储器阵列的结构图。图3是本专利技术的一较佳实施例的存储器阵列在擦除操作时的电压状况图。图4是本专利技术的一较佳实施例的存储器阵列在编程写入操作时的电压状况图。图5是本专利技术的一较佳实施例的存储器阵列在读操作时的电压状况图。具体实施方式请参阅图3，本专利技术的存储器陈列包括多个存储单元，每个存储单元由两管存储器组成(选择管和存储管串联)，多条相互平行的位线(BL)、与位线垂直且与位线相互绝缘的多条字线。其中，定义平行于位线的方向(存储管与选择管串联的方向)为纵向，平行于字线的方向为横向。BL(bitline，位线)从存储管一端连出，SL(source line，源线)从选择管本文档来自技高网...

【技术保护点】
一种存储器阵列，包括多个由选择管和存储管串联的两管存储器单元，多条相互平行的位线，与位线垂直且相互绝缘的多条字线，定义平行于选择管和存储管串联的方向为纵向，平行于字线的方向为横向，位线从存储管一端连出，源线从选择管一端连出，整个存储阵列上下相邻的两个存储管背靠背共用一个源端或漏端，左右相邻一行存储管共用栅极，存储管的栅极连接存储管字线，选择管的栅极连接选择管字线，整个一片存储阵列共用一个P阱，其特征在于，纵向相同列方向的位线共接，不同列的存储单元的位线分别接出；横向相同行的字线共接，其中存储器字线分别接出，所有奇数行的选择管字线共接，所有偶数行的选择管字线共接；所有源端背靠背共接，然后横向用源线分别接出；所有存储阵列共用一个P阱通过外围引出。

【技术特征摘要】
1.一种存储器阵列，包括多个由选择管和存储管串联的两管存储器单元，多条相互平行的位线，与位线垂直且相互绝缘的多条字线，定义平行于选择管和存储管串联的方向为纵向，平行于字线的方向为横向，位线从存储管一端连出，源线从选择管一端连出，整个存储阵列上下相邻的两个存储管背靠背共用一个源端或漏端，左右相邻一行存储管共用栅极，存储管的栅极连接存储管字线，选择管的栅极连接选择管字线，整个一片存储阵列共用一个P阱，其特征在于，纵向相同列方向的位线共接，不同列的存储单元的位线分别接出；横向相同行的字线共接，其中存储器字线分别接出，所有奇数行的选择管字线共接，所有偶数行的选择管字线共接；所有源端背靠背共接，然后横向用源线分别接出；所有存储阵列共用一个P阱通过外围引出。2.如权利要求1所述的存储器阵列，其特征在于，所述存储器阵列为4*4阵列，所述不同列的存储单元的位线分别定义为BL1，BL2，BL3，BL4，所述存储器字线分别定义为WLS1，WLS2，WLS3，WLS4，所述源端背靠背共接，然后横向用SL1和SL2分别接出。3.如权利要求1或2所述的存储器阵列，其特征在于，通过对所述选择管栅极连接的字线、所述存储管栅极连接的字线、所述位线、所述源线施加工作电压实现对存储位单元的读取、编程和擦除。4.如权利要求3所述的存储器阵列，其特征在于，定义VPOS为存储器擦除或写入操作时的正电压，VNEG为存储器擦除或写入操作时的负电压，Vbl为存储器高压操作第二正电压,Vpwr：读或擦除操作时字线线所加电压，Vlim为读操作时位线(BL)或源线(SL)所加电压，Vgnd为接地电位(0V)，VBPW为P阱上的电位，Float/Floating为悬空；编程写入时，选中行及非选中行所述选择管栅极连接的字线电压均为VNEG,选中行及非选中行所述存储管栅极连接的字线电压分别为VPOS,VNEG,在写入数据“1”或“0”时所述位线电压分别为VNEG，Vbl，P阱上电压均为VNEG，所述源线上电压均为float；擦除时，选中行及非选中行所述选择管栅极连接的字线...

【专利技术属性】
技术研发人员：张可钢，陈华伦，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：上海;31