应用于低速采样保持电路的低漏电模拟开关制造技术

本发明专利技术涉及模拟集成电路设计领域，为使S/H电路能够更好的实现采样与保持功能，提高其采样精确程度，减少模拟开关电荷泄漏，进而扩大S/H电路的应用范围，提出一种应用于低速采样保持电路中可实现较低电荷泄漏的模拟开关设计。本发明专利技术采用的技术方案是，应用于低速采样保持电路的低漏电模拟开关，由传输门TG1、TG2、TG3及运算放大器组成，传输门TG1、TG2串接，传输门TG2输出端连接运算放大器同相输入端，运算放大器输出端经传输门TG3连接传输门TG2输入端，运算放大器反相输入端与输出端相连。本发明专利技术主要应用于模拟集成电路设计制造场合。

【技术实现步骤摘要】

本专利技术涉及模拟集成电路设计领域，特别涉及一种能够实现低速采样保持电路的低漏电模拟开关。
技术介绍
采样保持(Sample-and-hold，S/H)电路对于模拟信号处理是一个重要的功能块。一个典型的S/H电路包含一个作为模拟开关使用的MOSFET和一个采样电容，如图1所示。模拟开关并不是理想的，由于该开关具有几条漏电路径，导致采样电容中保持的电压可能会上升或下降。在一个关断状态的模拟开关中，漏电流包括PN结反向偏置电流，亚阈值漏电流和栅极漏电流。泄漏电流的大小和相对贡献强烈依赖于制造过程。在非常低的采样率(大约1～1kHz)，如超低功耗的温度传感器和生物传感器，开关的漏电影响是十分显著的。这种长的时钟周期会引起比kT/c热噪声还要严重的电压误差，并且当操作温度十分高时，这种现象将更加严重。鉴于低速S/H电路的应用范围，本专利技术着重研究在深亚微米工艺下减少泄漏电流。传统解决该问题的方法是使用一个更大的采样电容，但是更大的电容需要前级电路更强的驱动，这将导致更多的电源电流需求。同时大的采样电容也会严重的增加硅片面积。通过测量泄漏电流的大小，通过注入抵消电流的方法也曾经被提出。然而，这些方法需要复杂的电路，同时抵消电流的有效性受设备匹配度的限制。衬底保护技术可以使开关远离漏电节点，但这种技术只能应用在三阱CMOS工艺或BiCMOS工艺中。
技术实现思路
为克服现有技术的不足，本专利技术旨在使S/H电路能够更好的实现采样与保持功能，提高其采样精确程度，减少模拟开关电荷泄漏，进而扩大S/H电路的应用范围，提出一种应用于低速采样保持电路中可实现较低电荷泄漏的模拟开关设计。本专利技术采用的技术方案是，应用于低速采样保持电路的低漏电模拟开关，由传输门TG1、TG2、TG3及运算放大器组成，传输门TG1、TG2串接，传输门TG2输出端连接运算放大器同相输入端，运算放大器输出端经传输门TG3连接传输门TG2输入端，运算放大器反相输入端与输出端相连。NMOS管N1与PMOS管P1组成传输门TG1，NMOS管N2与PMOS管P2组成传输门TG2，NMOS管N3与PMOS管P3组成传输门TG3；NMOS管N1的漏极与输入端Vin相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P1的源极与NMOS管N1的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N1的源极连接，并设此端点为电势为Vx；NMOS管N2的漏极与N1的源极相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P2的源极与NMOS管N2的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N2的源极连接，同时此端也作为开关电路的输出端；NMOS管N3的漏极与N1的源极相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P3的源极与NMOS管N3的漏极连接，衬底连接到电源VDD上，栅极连接到时钟
clk-上，漏极与NMOS管N3的源极连接；运算放大器的正输入端与输出端相连，运算放大器的负输入端与运算放大器的输出端相连，运算放大器的输出端与N3的源极相连。输出端连接采样电容Cs，采样电容Cs另一端与地线相连，形成采样保持电路。本专利技术的特点及有益效果是：所提出的应用于低速采样保持电路的低漏电模拟开关有效的降低了关断状态下的泄漏电流。在27℃下，所提出开关的泄漏电流数量级较传统开关小108数量级；即使当操作温度升高到150℃，由于PN节的反偏电流不能彼此完全抵消，所提出的开关的泄漏电流仍比传统开关的低104倍。应用此开关的S/H电路能够更好的实现采样与保持功能，能够大幅提高其采样精确程度，进而扩大S/H电路的应用范围。附图说明：图1是传统的模拟开关采样保持电路。图中，a PN结反偏电流，b 亚阈值导电电流，c 栅极漏电流。图2是采用低漏电模拟开关的低速采样保持电路的电路图。图3是本专利技术与传统模拟开关在不同操作温度下的漏电流比较。具体实施方式在本专利技术中，受三轴电缆的屏蔽概念的启发，通过将电压降钳位至零的方式，进而提出低泄漏模拟开关。本专利技术所提出的应用于低速采样保持电路的低漏电模拟开关结构如图2实线框中所示，其主要由NMOS管N1～N3，PMOS管P1～P3和运算放大器(简称运放)组成。该开关中各个组件的连接关系如下：NMOS管N1的漏极与输入端Vin相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P1的源极与NMOS管N1的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N1的源极连接,并设此端点为电势为Vx；NMOS管N2的漏极与N1的源极相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P2的源极与NMOS管N2的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N2的源极连接，同时此端也作为开关电路的输出端；NMOS管N3的漏极与N1的源极相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P3的源极与NMOS管N3的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N3的源极连接；运放的正输入端与开关电路的输出端相连，运放的负输入端与运放的输出端相连，运放的输出端与N3的源极相连。其中NMOS管N1与PMOS管P1组成传输门TG1，其中NMOS管N2与PMOS管P2组成传输门TG2，其中NMOS管N3与PMOS管P3组成传输门TG3。为方便检测所提出开关的低漏电性能，在开关输出端连接采样电容Cs，与开关组成采样保持电路，如图2所示。采样电容Cs一端与开关电路的输出端相连，另一端与地线相连。如图1所示，传统模拟开关泄漏电流以下三种电流贡献，分别为：亚阈值导通电流，PN结反偏电流，栅极漏电流。其中栅极漏电流在0.18微米CMOS工艺条件下，其数量级可以忽略不计。因此本专利着重于减小亚阈值导通电流和PN结反偏电流。减小亚阈值导通电流的工作原理：传统的模拟开关由于MOS管源漏两端的具有电势差，导致源漏之间有载流子运动，导致采样电容中电荷变化，采样准确度下降。如图2所示，当开关处于开启状态(clk+＝1，clk-＝0)，开关如同两个传统的串联传输门进行工作。当开关处于关断状态(clk+＝0，clk-＝1)，传输门TG2中，MOS管的源漏两端通过一个单位增益缓冲器相连。因此，Vx电压偏置在与Vout相同，NMOS管N2与PMOS管P2组成的传输门TG2的电压降被钳位到零，TG2的亚阈值泄漏减小到可忽略的水平。TG1与模拟开关由Vx隔离开。同时，开关中由亚阈值电流贡献的泄露电流是对温度不敏感的。减小PN接反偏电流的工作原理：如图2虚线框中所示，从TG2的输出节点与VDD和地线分别等效连接两个反向偏置的PN结，当一个PN结反向偏置电流对输出节点进行充电时，另一个PN结反向偏置电流对输出节点进行放电。因此，这两个PN结反向偏置电流可以在一定程度上互相抵消，但是这种抵消操作对温度敏感的。所以当温度升高时，两反偏电流相互抵消效果下降，此时增加的泄漏电流主要由未能抵消的反偏电流提供。为使本专利技术的目的、技术方案和优点更加清晰，下面将结合实例给出本专利技术实施方式的具体描述。该实例中，本文档来自技高网...

【技术保护点】
一种应用于低速采样保持电路的低漏电模拟开关，其特征是，由传输门TG1、TG2、TG3及运算放大器组成，传输门TG1、TG2串接，传输门TG2输出端连接运算放大器同相输入端，运算放大器输出端经传输门TG3连接传输门TG2输入端，运算放大器反相输入端与输出端相连。

【技术特征摘要】
1.一种应用于低速采样保持电路的低漏电模拟开关，其特征是，由传输门TG1、TG2、TG3及运算放大器组成，传输门TG1、TG2串接，传输门TG2输出端连接运算放大器同相输入端，运算放大器输出端经传输门TG3连接传输门TG2输入端，运算放大器反相输入端与输出端相连。2.如权利要求1所述的应用于低速采样保持电路的低漏电模拟开关，其特征是，NMOS管N1与PMOS管P1组成传输门TG1，NMOS管N2与PMOS管P2组成传输门TG2，NMOS管N3与PMOS管P3组成传输门TG3；NMOS管N1的漏极与输入端Vin相连，衬底连接到地线上，栅极连接到时钟clk+上；PMOS管P1的源极与NMOS管N1的漏极连接，衬底连接到电源VDD上，栅极连接到时钟clk-上，漏极与NMOS管N1的源极连接，并设此端点为电势为Vx...

【专利技术属性】
技术研发人员：徐江涛，史晓琳，聂凯明，高静，高志远，
申请(专利权)人：天津大学，
类型：发明
国别省市：天津;12