数字锁相环中的硬件延迟补偿制造技术

本发明专利技术涉及数字锁相环中的硬件延迟补偿。在数字锁相环中包括：PLL环，该PLL环包括对控制值作出响应以生成锁定到参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)；以及，硬件实现的受控振荡器，该硬件实现的受控振荡器对来自该第一SDCO的输出相位和频率值作出响应以合成所述时钟信号，硬件延迟是通过对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟相位值来补偿的。将经合成的时钟信号相位值与从PLL环得到的反馈相位值进行比较以生成用于修改经合成的时钟信号或其派生物的补偿值。

【技术实现步骤摘要】

本专利技术涉及预测定时的领域，并且尤其涉及用于补偿数字锁相环(DPLL)中的硬件延迟(具体为用于实现输入/输出(I/O)相位对准控制)的方法和装置。
技术介绍
DPLL被用来创建在相位和频率两方面都与参考信号同步的输出信号。包括软件实现的数控振荡器(SDCO)的PLL环可被用来为硬件实现的受控振荡器生成相位和频率控制值，该硬件实现的受控振荡器生成输出时钟信号。PLL环包括对参考信号的相位进行采样的相位采样器。SDCO为运行DPLL的系统时钟的每一周期计算被锁定到输入参考信号的输出时钟信号的相位和频率。SDCO在数控振荡器(DCO)的软件实现中被使用，其在灵活性、准确性、稳定性和可靠性方面提供优势。SDCO基本上是具有可选精度的数字DCO。由于SDCO不受硬件的限制，它具有通过软件确定的任意精度。由SDCO输出的相位和频率值必须被转变为实际时钟信号。该操作由硬件实现的受控振荡器实现。图1中示出了典型的现有技术DPLL。这包括PLL环17，该PLL环17包括接收参考输入信号ref的相位采样器10、减法器(即具有负输入的加法器)形式的相位比较器12、环路滤波器14、SDCO 16和转换器18。转换器18被耦合到硬件实现的振荡器20，该硬件实现的振荡器20合成各输出时钟信号。硬件实现的受控振荡器20可以是数控振荡器(DCO)或压控振荡器(VCO)。在DCO被利用的情况下，APLL一般被提供以响应于DCO来控制最终的VCO。DCO/VCO 20将通常被安装在分开的晶片上以为活跃电路生成时钟信号，使得通过将SPLL与真实时钟输出隔离来降低输出时钟噪声。相位采样器10生成表示参考信号ref的当前相位的数字相位值。该数字相
位值被在比较器12中与由SDCO 16输出的相位值进行比较以生成相位误差值。该相位误差值被传递通过环路滤波器14以生成针对SDCO 16的控制值。该控制值采用频率偏移df的形式，其被施加达使SDCO的输出回到与参考信号有关的相位所必须的时间量。针对II型PLL的环路滤波器在图5中被更详细的示出，并且如本领域所公知的包括比例路径和积分路径，该积分路径包括积分器。比例路径包括乘法器60，该乘法器60将相位误差值乘以参数Cp(即p参数)以定义期望滤波带宽。积分路径包括乘法器62和加法器64，乘法器62将乘法器60的输出乘以积分参数Ci(即i参数)，加法器64具有反馈环，该反馈环包括用于提供积分器的单位延迟模块66。输出加法器68将加法器60和62的输出相加以产生频率偏移df。SDCO 16生成相位和频率值，这些相位和频率值被传递给转换器18，转换器18将这些相位和频率值转换成适合于控制硬件实现的DCO/VCO 20的相位和频率输入的形式。转换器18考虑了SDCO 16是软件设备而DCO 20是硬件设备的事实。例如，SDCO 16和DCO 20可具有不同的中心频率或不同的位宽度。通常，SDCO 16是数字DCO，并且与硬件DCO 20相比具有高的多的分辨率。转换器18因此是从一个频率到具有不同分辨率或位宽度的另一频率的映射(通常为线性映射)。由于SDCO 16被锁定到采样参考相位值，并且SDCO 16控制DCO/VCO 20的输出，输出时钟信号被与输入参考信号同步。然而，将领会，输出时钟在频率和相位方面与参考时钟同步的事实不必定意味着它与该参考时钟对准，因为在这两个时钟之间可存在很定的相位差。在许多应用中，不仅要求输出时钟在频率和相位方面与参考锁定，并且还要求其相位在时间方面与参考时钟对准。在DPLL中，DCO/VCO 20输出时钟的相位对准在理论上可被实现，从而确保SDCO 16和DCO/VCO 20两者都在相同的系统时钟上运行，并且随后用由SDCO 16生成的输出相位值来直接控制DCO/VCO 20的输出相位。然而，如果在SDCO 16和DCO/VCO 20之间或在DCO/VCO 20的输出垫片处存在任何硬件延迟，则这能可导致发生帧失步。此外，温度、环境或输出频率方面的任何改变都可导致硬件延迟改变。
技术实现思路
根据本专利技术，提供有一种数字锁相环，该数字锁相环包括：PLL环，该PLL环包括用于对参考信号进行采样以生成参考信号相位值的第一相位采样器、对控制值作出响应以生成锁定到该参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)、用于将所述参考信号相位值与从所述PLL环得到的反馈相位值进行比较以生成相位误差值的第一相位比较器、以及用于对所述误差相位值进行滤波以得到所述控制值的环路滤波器；硬件实现的受控振荡器，该硬件实现的受控振荡器对来自所述第一SDCO的输出相位和频率值作出响应以合成时钟信号，所述经合成的时钟信号或其派生物(derivative)易遭受硬件延迟；以及，硬件延迟补偿环，该硬件延迟补偿环包括用于对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟信号相位值的第二相位采样器、用于将所述经合成的时钟信号相位值与从所述PLL环得到的反馈相位值进行比较以生成用于对所述经合成的时钟信号或其派生物进行修改以补偿所述硬件延迟的补偿值的第二相位补偿器。如本文中所使用的，术语值被用来描述表示诸如频率和相位之类的物理参数的软件变量。在PLL环内，内部变量是值，而参考输入和输出时钟是物理信号。针对两个相位补偿器的反馈值理论上可从第一SDCO的输出中获得，但由于相位采样器、第一SDCO和硬件实现的受控振荡器均采用取模操作，因此使这些取模操作在同时(即在回绕发生的时间)发生是合乎需要的。对于三个时钟(即参考时钟、输出信号和SDCO)而言该结果难以实现，但对于时钟对而言该结果相对容易实现。结果，在优选实施例中，两个附加的SDCO被耦合到环路滤波器的输出以分别为第一和第二相位采样器生成反馈相位值。通过这种方式，有可能将针对时钟及其相应的输入的取模操作布置成同时发生。一个实施例具有被复用到硬件延迟补偿环的输入的多个输入时钟。另一实施例具有馈送生成不同输出信号的多个模式移相器(pattern shifter)的单个硬件实现的受控振荡器。在该实施例中，不同的输出信号被复用到硬件延迟补偿环的输入。在另一方面，本专利技术提供一种在数字锁相环中补偿经合成的时钟信号中的硬件延迟的方法，该数字锁相环包括：PLL环，该PLL环包括对控制值作出响应以生成锁定到参考输入信号的输出相位和频率值的第一软件实现的受控振
荡器(SDCO)；以及，硬件实现的受控振荡器，该硬件实现的受控振荡器对来自所述第一SDCO的输出相位和频率值作出响应以合成所述信号，所述方法包括：对所述经合成的时钟信号或其派生物进行采样以生成经同步的时钟相位值；将所述经合成的时钟信号相位值与从所述PLL环得到的反馈相位值进行比较以生成用于修改所述经合成的时钟信号或其派生物的补偿值。附图说明现将参考附图仅通过示例来更详细地描述本专利技术，附图中：图1示出现有技术DPLL；图2是根据本专利技术的一实施例的具有硬件延迟补偿环的DPLL的框图；图3是SDCO的框图；图4是根据本专利技术的一实施例的具有硬件延迟补偿环和分开的SDCO的DPLL的框图；图5是现有技术DPLL滤波器的框图；图6是根据本专利技术的一实施例的针对多合成硬件DCO的具本文档来自技高网...

【技术保护点】
数字锁相环(PLL)，包括：PLL环，所述PLL环包括：用于对参考信号进行采样以生成参考信号相位值的第一相位采样器，响应于控制值来生成锁定到所述参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)，用于将所述参考信号相位值与从所述PLL环得到的反馈相位值进行比较以生成相位误差值的第一相位比较器，以及用于对所述误差相位值进行滤波以得到所述控制值的环路滤波器；硬件实现的受控振荡器，所述硬件实现的受控振荡器对来自所述第一SDCO的输出相位和频率值作出响应以合成时钟信号，所述经合成的时钟信号或其派生物易遭受硬件延迟；以及硬件延迟补偿环，所述硬件延迟补偿环包括用于对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟信号相位值的第二相位采样器、用于将所述经合成的时钟信号相位值与从所述PLL环得到的反馈相位值进行比较以生成用于对所述经合成的时钟信号或其派生物进行修改以补偿所述硬件延迟的补偿值的第二相位补偿器。

【技术特征摘要】
2015.03.31 US 62/140,4751.数字锁相环(PLL)，包括：PLL环，所述PLL环包括：用于对参考信号进行采样以生成参考信号相位值的第一相位采样器，响应于控制值来生成锁定到所述参考输入信号的输出相位和频率值的第一软件实现的受控振荡器(SDCO)，用于将所述参考信号相位值与从所述PLL环得到的反馈相位值进行比较以生成相位误差值的第一相位比较器，以及用于对所述误差相位值进行滤波以得到所述控制值的环路滤波器；硬件实现的受控振荡器，所述硬件实现的受控振荡器对来自所述第一SDCO的输出相位和频率值作出响应以合成时钟信号，所述经合成的时钟信号或其派生物易遭受硬件延迟；以及硬件延迟补偿环，所述硬件延迟补偿环包括用于对所述经合成的时钟信号或其派生物进行采样以生成经合成的时钟信号相位值的第二相位采样器、用于将所述经合成的时钟信号相位值与从所述PLL环得到的反馈相位值进行比较以生成用于对所述经合成的时钟信号或其派生物进行修改以补偿所述硬件延迟的补偿值的第二相位补偿器。2.如权利要求1所述的数字锁相环，其特征在于，所述第一和第二相位比较器被耦合到所述第一SDCO的输出以为所述第一和第二相位比较器两者获得所述反馈相位值。3.如权利要求1所述的数字锁相环，其特征在于，所述PLL环进一步包括耦合到所述环路滤波器的输出以为所述第一相位比较器生成所述反馈相位值的第二SDCO，并且所述硬件延迟补偿控制器包括耦合到所述环路滤波器的输出以为所述第二相位比较器生成所述反馈相位值的第三SDCO。4.如权利要求3所述的数字锁相环，其特征在于，所述硬件实现的受控振荡器、以及所述第一和第二相位采样器、以及所述第一、第二和第三SDCO中的每一者都操作对某些值进行取模，所述第一SDCO的模值与所述硬件实现的受控振荡器的模值相同，并且所述第二SDCO的模值与所述第一相位采样器相同，并且
\t所述第三SDCO的模值与所述第二相位采样器的模值相同，具有相同模值的各组件的取模操作被布置为同时发生。5.如权利要求3或4中的任一项所述的数字锁相环，其特征在于，所述硬件延迟校正环进一步包括用于使所述经合成的时钟信号的相位和/或频率移相的反馈控制器。6.如权利要求5所述的数字锁相环，其特征在于，所述反馈控制器包括：调整模块，所述调整模块用于将所述补偿值计算为偏移频率df和用于施加所述偏移频率的时间T；以及开关，所述开关由所述调整模块控制来将所述偏移频率df施加到所述硬件实现的受控振荡器的输入达所述时间T作为到由所述第一SDCO生成的所述输出频率值的校正值。7.如权利要求7所述的数字锁相环，其特征在于，所述硬件延迟校正环进一步包括用于在每一周期性硬件中断上使所述硬件实现的受控振荡器的输出移相量df x Ti的相位补偿器。8.如权利要求3到7中的任一项所述的数字锁相环，其特征在于，包括用于接收相应的参考信号的多个所述PLL环、用于将所述硬件实现的受控振荡器中被选择的一个硬件实现的受控振荡器施加到所述第二相位采样器的第一复用器，以及用于将所述补偿值施加到由所述第一复用器当前选择的硬件实现的受控振荡器的第二复用器。9.如权利要求3到7中的任一项所述的数字锁相环，其特征在于，所述硬件延迟补偿环包括求平均滤波器形式的反馈滤波器。10.如权利要求3到7中的任一项所述的数字锁相环，其特征在于，进一步包括：耦合到所述硬件实现的...

【专利技术属性】
技术研发人员：Q·G·金，P·H·L·M·施拉姆，K·米特里科，C·张，G·鲁萨内纽，王文宝，
申请(专利权)人：美高森美半导体无限责任公司，
类型：发明
国别省市：加拿大;CA